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2021-02-26 06:13 来源:中青网

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但是,总结大量的企业危机案例,加以分析归纳,我们可以发现,有的企业死在了危机中,有的企业却能化危为机,变被动为主动,甚至从危机中逆转崛起——这其中有什么奥秘?《危机公关道与术》就是一本研究国内外各种危机案例,从中提炼理论、归纳出方法论的实用之书。大昭寺僧人尼玛次仁出家二十多年来潜心佛法并著有多部介绍藏传佛教文化的书籍。

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产品描述

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MSC1211Y2PAGT

器件型号:MSC1211Y2PAGT
器件类别:半导体    模拟混合信号IC   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com.lgzfwdmz.cn/
标准:
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器件描述

成人伦理片   这里是丹麦第三大城市,17万人口,新建的大学城,国家电视二台(TV2)的总部,年轻人聚集的艺术工厂,头衔多样的文化节和热闹的街头表演节目。

Data Acquisition ADCs/DACs - Specialized Precision ADC & DACs w/8051 CPU & Flash

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
Data Acquisition ADCs/DACs - Specialized
RoHS:YES
系列:
Series:
MSC1211Y2
产品:
Product:
Mixed Signal Data Converters
类型:
Type:
ADC/DAC with 8051
Resolution:24 bit
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 125 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TQFP-64
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
高度:
Height:
1 mm
Input Type:CMOS
长度:
Length:
10 mm
Sampling Rate:1 kS/s
宽度:
Width:
10 mm
商标:
Brand:
Texas Instruments
Analog Supply Voltage:2.7 V to 5.25 V
Digital Supply Voltage:2.7 V to 5.25 V
Gain Error:1.25 % FSR
INL - Integral Nonlinearity:256 LSB
Moisture Sensitive:Yes
Number of ADCs:1 ADC
Number of DACs:4 DAC
产品类型:
Product Type:
Data Acquisition ADCs/DACs - Specialized
Settling Time:8 us
工厂包装数量:
Factory Pack Quantity:
250
子类别:
Subcategory:
Data Converter ICs
单位重量:
Unit Weight:
0.009690 oz

MSC1211Y2PAGT器件文档内容

                                                              MSC1211, MSC1212
                                                              MSC1213, MSC1214

                                                                                                SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

Precision AnalogtoDigital Converter (ADC)
  and DigitaltoAnalog Converters (DACs)

with 8051 Microcontroller and Flash Memory

FEATURES                                                                         Peripheral Features

ANALOG FEATURES                                                                  D 34 I/O Pins
                                                                                 D Additional 32-Bit Accumulator
D 24 Bits No Missing Codes                                                       D Three 16-Bit Timer/Counters
D 22 Bits Effective Resolution at 10Hz                                           D System Timers
                                                                                 D Programmable Watchdog Timer
       - Low Noise: 75nV                                                         D Full-Duplex Dual USARTs
                                                                                 D Master/Slave SPI with DMA
D PGA From 1 to 128                                                              D Multi-master I2C (MSC1211 and MSC1213)
D Precision On-Chip Voltage Reference                                            D 16-Bit PWM
                                                                                 D Power Management Control
       - Accuracy: 0.2%                                                          D Internal Clock Divider
       - Drift: 5ppm/?C                                                          D Idle Mode Current < 200?A
                                                                                 D Stop Mode Current < 100nA
D 8 Differential/Single-Ended Channels                                           D Programmable Brownout Reset
D On-Chip Offset/Gain Calibration                                                D Programmable Low-Voltage Detect
D Offset Drift: 0.1ppm/?C                                                        D 24 Interrupt Sources
D Gain Drift: 0.5ppm/?C                                                          D Two Hardware Breakpoints
D On-Chip Temperature Sensor
D Selectable Buffer Input                                                        GENERAL FEATURES
D Burnout Detect
D 16-Bit Monotonic Voltage DACS:                                                 D Pin-Compatible with MSC1210
                                                                                 D Package: TQFP-64
       - Quad Voltage DACs (MSC1211, MSC1212)                                    D Low Power: 4mW
       - Dual Voltage DACs (MSC1213, MSC1214)                                    D Industrial Temperature Range:

DIGITAL FEATURES                                                                      -40?C to +125?C

Microcontroller Core                                                             D Power Supply: 2.7V to 5.25V

D 8051-Compatible                                                                APPLICATIONS
D High-Speed Core
                                                                                 D Industrial Process Control
       - 4 Clocks per Instruction Cycle                                          D Instrumentation
                                                                                 D Liquid/Gas Chromatography
D DC to 40MHz at +855C                                                           D Blood Analysis
D Single Instruction 100ns                                                       D Smart Transmitters
D Dual Data Pointer                                                              D Portable Instruments
                                                                                 D Weigh Scales
Memory                                                                           D Pressure Transducers
                                                                                 D Intelligent Sensors
D Up To 32kB Flash Memory                                                        D Portable Applications
D Flash Memory Partitioning                                                      D DAS Systems
D Endurance 1M Erase/Write Cycles,

     100-Year Data Retention

D In-System Serially Programmable
D External Program/Data Memory (64kB)
D 1,280 Bytes Data SRAM
D Flash Memory Security
D 2kB Boot ROM
D Programmable Wait State Control

          Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas Instruments
          semiconductor products and disclaimers thereto appears at the end of this data sheet.
I2C is a trademark of Philips corporation. SPI is a trademark of Motorola Inc. All other trademarks are the property of their respective owners.

PRODUCTION DATA information is current as of publication date. Products                      Copyright  2004-2007, Texas Instruments Incorporated
conform to specifications per the terms of Texas Instruments standard warranty.
Production processing does not necessarily include testing of all parameters.

                                                                                 www.ti.com
MSC1211, MSC1212                                                                                             www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

PACKAGE/ORDERING INFORMATION(1)

                                       FLASH                                                                  PACKAGE
                                                                                                              MARKING
   PRODUCT                             MEMORY                         16-BIT DACS  I2C                       MSC1211Y2
                                                                                                             MSC1211Y3
   MSC1211Y2                           4k                             4            Y                         MSC1211Y4
                                                                                                             MSC1211Y5
   MSC1211Y3                           8k                             4            Y                         MSC1212Y2
                                                                                                             MSC1212Y3
   MSC1211Y4                           16k                            4            Y                         MSC1212Y4
                                                                                                             MSC1212Y4
   MSC1211Y5                           32k                            4            Y                         MSC1213Y2
                                                                                                             MSC1213Y3
   MSC1212Y2                           4k                             4            N                         MSC1213Y4
                                                                                                             MSC1213Y5
   MSC1212Y3                           8k                             4            N                         MSC1214Y2
                                                                                                             MSC1214Y3
   MSC1212Y4                           16k                            4            N                         MSC1214Y4
                                                                                                             MSC1214Y5
   MSC1212Y5                           32k                            4            N

   MSC1213Y2                           4k                             2            Y

   MSC1213Y3                           8k                             2            Y

   MSC1213Y4                           16k                            2            Y

   MSC1213Y5                           32k                            2            Y

   MSC1214Y2                           4k                             2            N

   MSC1214Y3                           8k                             2            N

   MSC1214Y4                           16k                            2            N

   MSC1214Y5                           32k                            2            N

(1) For the most current package and ordering information, see the Package Option Addendum located at the end of this datasheet, or refer to our
    web site at www.ti.com.

                  This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled with appropriate
                  precautions. Failure to observe proper handling and installation procedures can cause damage.

ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may be more susceptible to
damage because very small parametric changes could cause the device not to meet its published specifications.

ABSOLUTE MAXIMUM RATINGS(1)

Analog Inputs                                                                          MSC1211/12/13/14      UNITS

Input current              Momentary                                                              100          mA
                           Continuous                                                              10          mA
                                                                                   AGND - 0.3 to AVDD + 0.3     V
Input voltage
                                                                                              -0.3 to +6        V
Power Supply                                                                                  -0.3 to +6        V
                                                                                            -0.3 to +0.3        V
DVDD to DGND                                                                            -0.3 to AVDD + 0.3      V
AVDD to AGND                                                                           -0.3 to DVDD + 0.3       V
AGND to DGND                                                                           -0.3 to DVDD + 0.3       V
                                                                                                               ?C
VREF to AGND                                                                                     +150          ?C
Digital input voltage to DGND                                                               -40 to +125        ?C
                                                                                            -65 to +150      ?C/W
Digital output voltage to DGND                                                                               ?C/W
                                                                                                 48.9        ?C/W
Maximum junction temperature (TJ Max)                                                            72.9           W
Operating temperature range                                                                      12.2          mA
                                                                                   (TJ Max - TAMBIENT)/qJA      s
Storage temperature range                                                                         200
                                                                                                   10          mA
Thermal resistance         Junction to ambient (qJA)  High K (2s 2p)                                           mA
Package power dissipation  Junction to case (qJC)     Low K (1s)                                  100          mA
                                                                                                  100
Output current, all pins                                                                          300

Output pin short-circuit

Digital Outputs

Output current             Continuous

I/O source/sink current

Power pin maximum

(1) Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. Exposure to absolute maximum conditions for
     extended periods may affect device reliability.

2
www.ti.com                                                                                                           MSC1211, MSC1212
                                                                                                                     MSC1213, MSC1214

                                                                                                        SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

MSC121xYX FAMILY FEATURES

FEATURES(1)                                       MSC121xY2(2)                 MSC121xY3(2)                   MSC121xY4(2)               MSC121xY5(2)
Flash Program Memory (Bytes)                          Up to 4k                     Up to 8k                      Up to 16k                   Up to 32k
Flash Data Memory (Bytes)                             Up to 4k                     Up to 8k                      Up to 16k                   Up to 32k
Internal Scratchpad SRAM (Bytes)                         256                          256                           256                         256
Internal MOVX RAM (Bytes)                                1024                         1024                          1024                        1024
Externally Accessible Memory (Bytes)
                                             64k Program, 64k Data        64k Program, 64k Data         64k Program, 64k Data       64k Program, 64k Data

(1) All peripheral features are the same on all devices; the flash memory size is the only difference.
(2) The last digit of the part number (N) represents the onboard flash size = (2N)kBytes.

ELECTRICAL CHARACTERISTICS: AVDD = 5V

All specifications from TMIN to TMAX, DVDD = +2.7V to 5.25V, AVDD = +5V, fMOD = 15.625kHz, PGA = 1, filter = Sinc3, Buffer ON, fDATA = 10Hz, Bipolar, fCLK = 8MHz,
and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise noted. For VDAC, VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF, unless otherwise noted.

                                                                                                        MSC1211/12/13/14

PARAMETER                                                  CONDITIONS            MIN                    TYP                         MAX      UNITS

Analog Inputs (AIN0-AIN7, AINCOM)

Analog Input Range                           Buffer OFF                          AGND - 0.1                                      AVDD + 0.1  V
                                             Buffer ON
                                             (AIN+) - (AIN-)                     AGND + 50mV                                     AVDD - 1.5  V
                                             Buffer OFF
Full-Scale Input Voltage Range               Buffer ON                                                                           ?VREF/PGA   V
                                             -3dB
Differential Input Impedance                 -3dB                                                       7/PGA(1)                             M
                                             -3dB
Input Current                                User-Selectable Gain Range                                 0.5                                  nA
                                             Buffer ON
                       Fast Settling Filter  Multiplexer Channel OFF, T = +25?C                         0.469 ? fDATA
                                             Buffer ON
Bandwidth              Sinc2 Filter                                                                     0.318 ? fDATA

                       Sinc3 Filter                                                                     0.262 ? fDATA

Programmable Gain Amplifier                                                                      1                                  128

Input Capacitance                                                                                       9                                    pF

Input Leakage Current                                                                                   0.5                                  pA

Burnout Current Sources                                                                                 ?2                                   ?A

ADC Offset DAC                               Bipolar Mode                                                       ?VREF/(2 ? PGA)                    V
Offset DAC Range                                                                                 8                                                Bits
Offset DAC Monotonicity                                                                                                                      % of Range
Offset DAC Gain Error                                                                                                   ?1.5                   ppm/?C
Offset DAC Gain Error Drift                                                                                               1

System Performance

Resolution                                                                                       24                                                Bits
                                                                                                                                                   Bits
ENOB                                         See Typical Characteristics                                22
                                                                                                                                                   Bits
Output Noise                                 Sinc3 Filter, Decimation > 360                            See Typical Characteristics               %FSR
No Missing Codes                                                                                 24                                           ppm of FS
                                                                                                                                             ppm of FS/?C
Integral Nonlinearity                        End Point Fit, Bipolar Mode                                0.0003                      ?0.0015
                                                                                                                                                    %
Offset Error                                 After Calibration                                           ?3.5                                   ppm/?C
Offset Drift(2)                              Before Calibration                                           0.1                                   % of FS
Gain Error(3)                                After Calibration                                          -0.002                                  % of FS
Gain Error Drift(2)                          Before Calibration                                           0.5
                                                                                                                                                   dB
System Gain Calibration Range                                                                    80                                 120            dB
                                                                                                                                                   dB
System Offset Calibration Range                                                  -50                                                50             dB
                                                                                                                                                   dB
                                             At DC                                                      115                                        dB
                                                                                                                                                   dB
Common-Mode Rejection                        fCM = 60Hz, fDATA = 10Hz                                   130
                                             fCM = 50HZ, fDATA = 50Hz                                   120

                                             fCM = 60Hz, fDATA = 60Hz                                   120

Normal-Mode Rejection                        fSIG = 50Hz, fDATA = 50Hz                                  100

                                             fSIG = 60Hz, fDATA = 60Hz                                  100

Power-Supply Rejection                       At DC, dB = -20log(VOUT/VDD)(4)                            92

(1) The input impedance for PGA = 128 is the same as that for PGA = 64 (that is, 7M/64).
(2) Calibration can minimize these errors.

(3) The self gain calibration cannot have a REF IN+ of more than AVDD -1.5V with Buffer ON. To calibrate gain, turn Buffer OFF.
(4) VOUT is change in digital result.
(5) 9pF switched capacitor at fSAMP clock frequency (see Figure 14).
(6) Linearity calculated using a reduced code range of 512 to 65024; output unloaded.
(7) Ensured by design and characterization; not production tested.

(8) Analog Brownout Detect OFF (HCR1.3 = 1), Analog LVD OFF (LVDCON.7 = 1).

                                                                                                                                                           3
MSC1211, MSC1212                                                                                                                          www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

ELECTRICAL CHARACTERISTICS: AVDD = 5V (continued)

All specifications from TMIN to TMAX, DVDD = +2.7V to 5.25V, AVDD = +5V, fMOD = 15.625kHz, PGA = 1, filter = Sinc3, Buffer ON, fDATA = 10Hz, Bipolar, fCLK = 8MHz,
and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise noted. For VDAC, VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF, unless otherwise noted.

                                                                                    MSC1211/12/13/14

PARAMETER                                    CONDITIONS                      MIN    TYP                                          MAX      UNITS

Voltage Reference Inputs                REF IN+, REF IN-                     AGND                                                AVDD(3)  V
                                        VREF  (REF IN+) - (REF IN-)            0.1
Reference Input Range                   At DC                                       2.5                                          AVDD     V
VREF                                    VREF = 2.5V, ADC Only
VREF Common-Mode Rejection              For Each DAC, PGA = 1                       110                                                   dB
Input Current(5)
DAC Reference Input Resistance                                                      1                                                     ?A

                                                                                    20                                                    k

On-Chip Voltage Reference               VREFH = 1 at +25?C, REFCLK = 250kHz  2.495     2.5                                       2.505        V
                                        VREFH = 0 at +25?C, REFCLK = 250kHz            1.25                                                   V
Output Voltage                                                                 16       65                                                   dB
                                        Sink or Source                       -1.25     2.6                                                  mA
Power-Supply Rejection Ratio            Sourcing 100?A                       -1.25      50                                                   ?A
Short-Circuit Current Source            CREFOUT = 0.1?F                      AGND   Indefinite
Short-Circuit Current Sink              Buffer ON, T = +25?C                                                                              ppm/?C
Short-Circuit Duration                  Buffer ON                                        5                                                   
Drift                                                                                    3                                                   ms
Output Impedance                        Ensured Monotonic by Design                      8                                                  mV
Startup Time from Power ON              All 0s Loaded to DAC Register                  115
Temperature Sensor Voltage              All 1s Loaded to DAC Register                  375                                                 ?V/?C
Temperature Sensor Coefficient
Voltage DAC Static Performance(6)       REF IN+ = AVDD                                ?0.05                                      ?0.146          Bits
Resolution                              To ?0.003% FSR, 0200h to FD00h                                                             ?1          %FSR
Relative Accuracy                                                                      +13                                         +35
Differential Nonlinearity               All 1s Loaded to DAC Register                    0                                                      LSB
Zero Code Error                                                                          0                                       +1.25           mV
Full-Scale Error                                                                                                                             % of FSR
Gain Error                                                                             ?20                                                   % of FSR
Zero Code Error Drift                                                                   ?5                                                     ?V/?C
Gain Temperature Coefficient                                                                                                              ppm of FSR/?C
Voltage DAC Output Characteristics(7)                                                    8
Output Voltage Range                                                                     1                                       AVDD       V
Output Voltage Settling Time                                                             7                                                 ?s
Slew Rate                                                                               20                                                V/?s
DC Output Impedance                                                                                                                        
Short-Circuit Current                                                                                                                     mA

IDAC Output Characteristics             Maximum VREF = 2.5V                              25                                                   mA
Full-Scale Output Current                                                            Indefinite
Maximum Short-Circuit Current Duration  All 0s Loaded to DAC Register               AVDD - 1.5                                                 V
Compliance Voltage                      All 1s Loaded to DAC Register                                                                     % of FSR
Relative Accuracy                                                                      0.185
Zero Code Error                                                                          0.5                                                  ?A
Full-Scale Error                                                                        -0.4                                              % of FSR
Gain Error                                                                              -0.6                                              % of FSR

(1) The input impedance for PGA = 128 is the same as that for PGA = 64 (that is, 7M/64).
(2) Calibration can minimize these errors.

(3) The self gain calibration cannot have a REF IN+ of more than AVDD -1.5V with Buffer ON. To calibrate gain, turn Buffer OFF.
(4) VOUT is change in digital result.
(5) 9pF switched capacitor at fSAMP clock frequency (see Figure 14).
(6) Linearity calculated using a reduced code range of 512 to 65024; output unloaded.
(7) Ensured by design and characterization; not production tested.

(8) Analog Brownout Detect OFF (HCR1.3 = 1), Analog LVD OFF (LVDCON.7 = 1).

4
www.ti.com                                                                                                         MSC1211, MSC1212
                                                                                                                   MSC1213, MSC1214

                                                                                                      SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

ELECTRICAL CHARACTERISTICS: AVDD = 5V (continued)

All specifications from TMIN to TMAX, DVDD = +2.7V to 5.25V, AVDD = +5V, fMOD = 15.625kHz, PGA = 1, filter = Sinc3, Buffer ON, fDATA = 10Hz, Bipolar, fCLK = 8MHz,
and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise noted. For VDAC, VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF, unless otherwise noted.

                                                                                                      MSC1211/12/13/14

PARAMETER                                        CONDITIONS                                  MIN          TYP                    MAX         UNITS

Analog Power-Supply Requirements

Analog Power-Supply Voltage                      AVDD                                        4.75         5                      5.25        V
                          Analog Off Current(8)  Analog OFF, PDCON = 48h
                                                 PGA = 1, Buffer OFF                                      <1                                 nA
                                                 PGA = 128, Buffer OFF
                                                 PGA = 1, Buffer ON                                       200                                ?A
                                                 PGA = 128, Buffer ON
                    ADC Current (IADC)           Excluding Load Current, External Reference               500                                ?A

Analog              VDAC Current (IVDAC)         ADC ON, VDAC OFF                                         240                                ?A
Power-Supply        VREF Supply Current
Current             (IVREF)                                                                               850                                ?A

                                                                                                          250                                ?A

                                                                                                          250                                ?A

(1) The input impedance for PGA = 128 is the same as that for PGA = 64 (that is, 7M/64).
(2) Calibration can minimize these errors.

(3) The self gain calibration cannot have a REF IN+ of more than AVDD -1.5V with Buffer ON. To calibrate gain, turn Buffer OFF.
(4) VOUT is change in digital result.
(5) 9pF switched capacitor at fSAMP clock frequency (see Figure 14).
(6) Linearity calculated using a reduced code range of 512 to 65024; output unloaded.
(7) Ensured by design and characterization; not production tested.

(8) Analog Brownout Detect OFF (HCR1.3 = 1), Analog LVD OFF (LVDCON.7 = 1).

ELECTRICAL CHARACTERISTICS: AVDD = 3V

All specifications from TMIN to TMAX, DVDD = +2.7V to 5.25V, AVDD = +3V, fMOD = 15.625kHz, PGA = 1, filter = Sinc3, Buffer ON, fDATA = 10Hz, Bipolar, fCLK = 8MHz,
and VREF  (REF IN+) - (REF IN-) = +1.25V, unless otherwise noted. For VDAC, VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF, unless otherwise noted.

                                                                                                         MSC1211/12/13/14

               PARAMETER                                    CONDITIONS                       MIN          TYP                    MAX         UNITS

Analog Inputs (AIN0-AIN7, AINCOM)

Analog Input Range                               Buffer OFF                                  AGND - 0.1                          AVDD + 0.1  V
                                                 Buffer ON
                                                 (AIN+) - (AIN-)                             AGND + 50mV                         AVDD - 1.5  V
                                                 Buffer OFF
Full-Scale Input Voltage Range                                                                                                   ?VREF/PGA   V

Differential Input Impedance                                                                              7/PGA(1)                           M

Input Current                                    Buffer ON                                                0.5                                nA

                    Fast Settling Filter         -3dB                                                     0.469 ? fDATA
                                                 -3dB
Bandwidth           Sinc2 Filter                 -3dB                                                     0.318 ? fDATA
                    Sinc3 Filter                 User-Selectable Gain Range
                                                                                                          0.262 ? fDATA

Programmable Gain Amplifier                                                                        1                             128

Input Capacitance                                Buffer ON                                                   9                               pF

Input Leakage Current                            Multiplexer Channel OFF, T = +25?C                       0.5                                pA

Burnout Current Sources                          Sensor Input Open Circuit                                   ?2                              ?A

(1) The input impedance for PGA = 128 is the same as that for PGA = 64 (that is, 7M/64).
(2) Calibration can minimize these errors.

(3) The gain calibration cannot have a REF IN+ of more than AVDD -1.5V with Buffer ON. To calibrate gain, turn Buffer OFF.
(4) VOUT is change in digital result.
(5) 9pF switched capacitor at fSAMP clock frequency (see Figure 14).
(6) Linearity calculated using a reduced code range of 512 to 65024; output unloaded.
(7) Ensured by design and characterization; not production tested.

(8) Analog Brownout Detect OFF (HCR1.3 = 1), Analog LVD OFF (LVDCON.7 = 1).

                                                                                                                                                    5
MSC1211, MSC1212                                                                                                                     www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

ELECTRICAL CHARACTERISTICS: AVDD = 3V (continued)

All specifications from TMIN to TMAX, DVDD = +2.7V to 5.25V, AVDD = +3V, fMOD = 15.625kHz, PGA = 1, filter = Sinc3, Buffer ON, fDATA = 10Hz, Bipolar, fCLK = 8MHz,
and VREF  (REF IN+) - (REF IN-) = +1.25V, unless otherwise noted. For VDAC, VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF, unless otherwise noted.

                                                                             MSC1211/12/13/14

   PARAMETER                                   CONDITIONS             MIN    TYP                                            MAX      UNITS

ADC Offset DAC

Offset DAC Range                 Bipolar Mode                                      ?VREF/(2?PGA)                                           V
Offset DAC Monotonicity                                               8                                                                   Bits
Offset DAC Gain Error                                                                                                                % of Range
Offset DAC Gain Error Drift                                                                ?1.5                                        ppm/?C
                                                                                             1

System Performance

Resolution                                                            24                                                                   Bits
ENOB                                                                                                                                       Bits
Output Noise                                                                 22
No Missing Codes                                                                                                                           Bits
Integral Nonlinearity                                                      See Typical Characteristics                                   %FSR
Offset Error                                                                                                                           ppm of FS
Offset Drift(2)                  Sinc3 Filter                         24                                                             ppm of FS/?C
Gain Error(3)                    End Point Fit, Bipolar Mode
Gain Error Drift(2)              After Calibration                           0.0003                                         ?0.0015         %
System Gain Calibration Range    Before Calibration                                                                                      ppm/?C
System Offset Calibration Range  After Calibration                           ?3.5                                                       % of FS
                                 Before Calibration                                                                                     % of FS
Common-Mode Rejection                                                        0.1
                                 At DC                                                                                                      dB
Normal Mode Rejection            fCM = 60Hz, fDATA = 10Hz                    -0.002                                                         dB
                                 fCM = 50Hz, fDATA = 50Hz                                                                                   dB
Power-Supply Rejection           fCM = 60Hz, fDATA = 60Hz                    1.0                                                            dB
Voltage Reference Inputs         fSIG = 50Hz, fDATA = 50Hz                                                                                  dB
Reference Input Range            fSIG = 60Hz, fDATA = 60Hz            80                                                    120             dB
VREF                             At DC, dB = -20log(VOUT/VDD)(4)                                                                            dB
VREF Common-Mode Rejection                                            -50                                                   50
Input Current(5)                 REF IN+, REF IN-
DAC Reference Input Resistance   VREF  (REF IN+) - (REF IN-)                 115
                                 At DC
                                 VREF = 1.25V, ADC Only                      130
                                 For Each DAC, PGA = 1
                                                                             120

                                                                             120

                                                                             100

                                                                             100

                                                                             92

                                                                      AGND                                                  AVDD(3)  V
                                                                        0.1
                                                                             1.25                                           AVDD     V

                                                                             110                                                     dB

                                                                             3                                                       ?A

                                                                             20                                                      k

On-Chip Voltage Reference

Output Voltage                   VREFH = 0 at +25?C, REFCLK = 250kHz  1.245     1.25                                        1.255        V
Power-Supply Rejection Ratio                                                     65                                                     dB
Short-Circuit Current Source     Sink or Source                                 2.6                                                    mA
Short-Circuit Current Sink                                                       50                                                     ?A
Short-Circuit Duration           Sourcing 100?A                              Indefinite
Drift                            CREFOUT = 0.1?F                                  5                                                  ppm/?C
Output Impedance                 Buffer ON, T = +25?C                             3                                                     
Startup Time from Power ON       Buffer ON                                        8                                                     ms
Temperature Sensor Voltage                                                      115                                                    mV
Temperature Sensor Coefficient                                                  375
                                                                                                                                      ?V/?C

(1) The input impedance for PGA = 128 is the same as that for PGA = 64 (that is, 7M/64).
(2) Calibration can minimize these errors.

(3) The gain calibration cannot have a REF IN+ of more than AVDD -1.5V with Buffer ON. To calibrate gain, turn Buffer OFF.
(4) VOUT is change in digital result.
(5) 9pF switched capacitor at fSAMP clock frequency (see Figure 14).
(6) Linearity calculated using a reduced code range of 512 to 65024; output unloaded.
(7) Ensured by design and characterization; not production tested.

(8) Analog Brownout Detect OFF (HCR1.3 = 1), Analog LVD OFF (LVDCON.7 = 1).

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www.ti.com                                                                                                MSC1211, MSC1212
                                                                                                          MSC1213, MSC1214

                                                                                             SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

ELECTRICAL CHARACTERISTICS: AVDD = 3V (continued)

All specifications from TMIN to TMAX, DVDD = +2.7V to 5.25V, AVDD = +3V, fMOD = 15.625kHz, PGA = 1, filter = Sinc3, Buffer ON, fDATA = 10Hz, Bipolar, fCLK = 8MHz,
and VREF  (REF IN+) - (REF IN-) = +1.25V, unless otherwise noted. For VDAC, VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF, unless otherwise noted.

                                                                                             MSC1211/12/13/14

              PARAMETER                             CONDITIONS                        MIN    TYP                            MAX     UNITS

Voltage DAC Static Performance(6)

Resolution                                          Ensured Monotonic by Design         16   ?0.05                          ?0.146         Bits
Relative Accuracy                                   All 0s Loaded to DAC Register                                             ?1       % of FSR
Differential Nonlinearity                           All 1s Loaded to DAC Register     -1.25   +13                             +35
Zero Code Error                                                                       -1.25    0                                          LSB
Full-Scale Error                                                                               0                            ?1.25          mV
Gain Error                                                                                                                             % of FSR
Zero Code Error Drift                                                                         ?20                                      % of FSR
Gain Temperature Coefficient                                                                   ?5                                        ?V/?C
                                                                                                                                    ppm of FSR/?C

Voltage DAC Output Characteristics(7)

Output Voltage Range                                                                  AGND                                  AVDD    V
Output Voltage Settling Time
Slew Rate                                           To ?0.003% FSR, 0200h to FD00h           8                                      ?s
DC Output Impedance                                 All 1s Loaded to DAC Register
Short-Circuit Current                                                                        1                                      V/?s

                                                                                             7                                      

                                                                                             16                                     mA

IDAC Output Characteristics

Full-Scale Output Current                           Maximum VREF = 1.25V                          25                                    mA
Maximum Short-Circuit Current Duration              Over Full Range                           Indefinite
Compliance Voltage                                                                           AVDD - 1.5                                  V
Relative Accuracy                                                                                                                   % of FSR
Zero Code Error                                                                                 0.185                               % of FSR
Full-Scale Error                                                                                  0.5                               % of FSR
Gain Error                                                                                       -0.4                               % of FSR
                                                                                                 -0.6

Analog Power-Supply Requirements

Analog Power-Supply Voltage                         AVDD                              2.7    3.0                            3.6     V
                             Analog Off Current(8)  Analog OFF, PDCON = 47h
                                                    PGA = 1, Buffer OFF                      <1                                     nA
                                                    PGA = 128, Buffer OFF
                                                    PGA = 1, Buffer ON                       200                                    ?A
                                                    PGA = 128, Buffer ON
              ADC Current (IADC)                    Excluding Load Current, External         500                                    ?A
              VDAC Current (IVDAC)                  Reference
Analog                                                                                       240                                    ?A
Power-Supply
Current                                                                                      850                                    ?A

                                                                                             250                                    ?A

              VREF Supply Current                   ADC ON, VDAC OFF                         250                                    ?A
              (IVDAC)

(1) The input impedance for PGA = 128 is the same as that for PGA = 64 (that is, 7M/64).
(2) Calibration can minimize these errors.

(3) The gain calibration cannot have a REF IN+ of more than AVDD -1.5V with Buffer ON. To calibrate gain, turn Buffer OFF.
(4) VOUT is change in digital result.
(5) 9pF switched capacitor at fSAMP clock frequency (see Figure 14).
(6) Linearity calculated using a reduced code range of 512 to 65024; output unloaded.
(7) Ensured by design and characterization; not production tested.

(8) Analog Brownout Detect OFF (HCR1.3 = 1), Analog LVD OFF (LVDCON.7 = 1).

                                                                                                                                              7
MSC1211, MSC1212                                                                                                                                     www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

DIGITAL CHARACTERISTICS: DVDD = 2.7V to 5.25V

All specifications from TMIN to TMAX, FMCON = 10h, all digital outputs high, PDCON = 00h (all peripherals ON) or PDCON = FFh (all peripherals OFF), PSEN and
ALE enabled (all peripherals ON) or PSEN and ALE disabled (all peripherals OFF), unless otherwise specified.

                                                                                                                             MSC1211/12/13/14

PARAMETER                                        CONDITIONS                                 MIN                              TYP               MAX         UNITS

Digital Power-Supply Requirements                                                                                                                             V
                                                                                                                                                             mA
DVDD                                                                                        2.7                              3                 3.6           mA
Digital Power-Supply Current                                                                                                                                 mA
                                                 Normal Mode, fOSC = 1MHz, peripherals OFF                                   0.9                             mA
                                                                                                                                                             nA
                                                 Normal Mode, fOSC = 1MHz, peripherals ON                                    1.1                              V
                                                                                                                                                             mA
                                                 Normal Mode, fOSC = 8MHz, peripherals OFF                                   5.7                             mA
                                                                                                                                                             mA
                                                 Normal Mode, fOSC = 8MHz, peripherals ON                                    7.5                             mA
                                                                                                                                                             nA
                                                 Crystal Operation Stop Mode(1)                                              100
                                                                                                                                                              V
DVDD                                                                                                                   4.75    5               5.25           V
Digital Power-Supply Current                     Normal Mode, fOSC = 1MHz, peripherals OFF                                   1.7                             mV
                                                 Normal Mode, fOSC = 1MHz, peripherals ON                                    2.4                             pA
                                                 Normal Mode, fOSC = 8MHz, peripherals OFF                                    11                             pA
                                                 Normal Mode, fOSC = 8MHz, peripherals ON                                    14.8                             V
                                                                                                                             100                              V
                                                          Crystal Operation Stop Mode(1)                                                                      V
                                                                                                                                                              V
DIGITAL INPUT/OUTPUT (CMOS)                                                                                                                                  k
                                                                                                                                                             k
Logic Level                VIH (except XIN pin)                                             0.6 ? DVDD                                         DVDD
I/O Pin Hysteresis         VIL (except XIN pin)                                                                                                               V
                                                                                            DGND                                               0.2 ? DVDD     V

                                                                                                                             700

Ports 0-3, Input Leakage Current, Input Mode     VIH = DVDD or VIH = 0V                                                      <1

Pins EA, RST Input Leakage Current                                                                                           <1

VOL, ALE, PSEN, Ports 0-3, All Output Modes                   IOL = -1mA                       DGND                               1.5           0.4
                                                 IOL = -30mA (5V), -20mA (3V)               DVDD - 0.4                       DVDD - 0.1        DVDD
VOH, ALE, PSEN, Ports 0-3, Strong Drive Output                                                                               DVDD - 1.5
Ports 0-3, Pull-Up Resistors                                  IOH = 1mA
                                                  IOH = 30mA (5V), 20mA (5V)                                                       9

Pins ALE, PSEN, Pull-Up Resistors During Reset   Flash Programming Mode Only                                                 9

OSCILLATOR/CLOCK INPUT/OUTPUT

External Oscillator/Clock  VIH (except XIN pin)  XOUT must be unconnected                   0.6 ? DVDD                                            DVDD
                           VIL (except XIN pin)  XOUT must be unconnected                      DGND                                            0.2 ? DVDD

(1) Digital Brownout Detect disabled (HCR1.2 = 1), Low Voltage Detect disabled (LVDCON.3 = 1). Ports configured for CMOS output low.

FLASH MEMORY CHARACTERISTICS: DVDD = 2.7V to 5.25V

PARAMETER                                        CONDITIONS                        MIN      MSC1211/12/13/14                             MAX               UNITS
                                                                                 100,000             TYP                                                   Cycles
Flash Memory Endurance                                                                                                                    40               Years
                                                                                   100            1,000,000                               10
                                                                                    10                                                    25                 ms
Flash Memory Data Retention                                                         30                                                                       ?s
                                                                                                                                                             mA
Mass and Page Erase Time                         Set with FER in FTCON                                                                                       mA

Flash Memory Write Time                          Set with FWR in FTCON

Flash Programming Current(1)                     DVDD = 3.0V
                                                 DVDD = 5.0V

(1) Peak current during Mass and Page Erase Time and Memory Write Time.

8
       www.ti.com                                                                                       MSC1211, MSC1212
                                                                                                        MSC1213, MSC1214

                                                                                           SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

AC ELECTRICAL CHARACTERISTICS(1)(2): DVDD = 2.7V to 5.25V

                                                                             2.7V to 3.6V                    4.75V to 5.25V

SYMBOL             FIGURE       PARAMETER                               MIN           MAX                MIN                              MAX          UNITS
System Clock
                                                                                                                                                        MHz
fOSC(3)            4       External Crystal Frequency (fOSC)            1             24                 1                                33            MHz
                                                                                                                                                        MHz
1/tOSC(3)          4       External Clock Frequency (fOSC) at +85?C     0             24                 0                                40            MHz
                           External Clock Frequency (fOSC) at +125?C    0             22                 0                                36
                                                                                                                                                         ns
fOSC(3)            4       External Ceramic Resonator Frequency (fOSC)  1             12                 1                                12             ns
                                                                                                                                                         ns
Program Memory                                                                                                                                           ns
                                                                                                                                                         ns
tLHLL              1                  ALE Pulse Width                   1.5tCLK - 5                      1.5tCLK - 5                                     ns
                                Address Valid to ALE Low                0.5tCLK - 10                     0.5tCLK - 7                                     ns
tAVLL              1          Address Hold After ALE Low                                                                                                 ns
                             ALE Low to Valid Instruction In              0.5tCLK                          0.5tCLK                                       ns
tLLAX              1                                                                                                                                     ns
                                  ALE Low to PSEN Low                     0.5tCLK                          0.5tCLK                                       ns
tLLIV              1                 PSEN Pulse Width                    2tCLK - 5    2.5tCLK - 35        2tCLK - 5   2.5tCLK - 25
                                                                                                                                                         ns
tLLPL              1       PSEN Low to Valid Instruction In                    5       2tCLK - 40             -5       2tCLK - 30                        ns
                           Input Instruction Hold After PSEN                                                                                             ns
tPLPH              1       Input Instruction Float After PSEN                           tCLK - 5                           tCLK                          ns
                                                                                       3tCLK - 40                      3tCLK - 25                        ns
tPLIV              1         Address to Valid Instruction In                                                                                             ns
                              PSEN Low to Address Float                                      0                               0                           ns
tPXIX              1                                                                                                                                     ns
                                                                                                                                                         ns
tPXIZ              1                                                                                                                                     ns
                                                                                                                                                         ns
tAVIV              1                                                                                                                                     ns
                                                                                                                                                         ns
tPLAZ              1                                                                                                                                     ns
                                                                                                                                                         ns
Data Memory                                                                                                                                              ns
                                                                                                                                                         ns
tRLRH              2       RD Pulse Width (tMCS = 0)(4)                 2tCLK - 5                        2tCLK - 5                                       ns
                           RD Pulse Width (tMCS > 0)(4)                 tMCS - 5                         tMCS - 5                                        ns
tWLWH                                                                                                                                                    ns
                   3       WR Pulse Width (tMCS = 0)(4)                 2tCLK - 5                        2tCLK - 5                                       ns
tRLDV                      WR Pulse Width (tMCS > 0)(4)                 tMCS - 5                         tMCS - 5                                        ns
tRHDX
tRHDZ              2       RD Low to Valid Data In (tMCS = 0)(4)                      2tCLK - 40                                          2tCLK - 30     ns
                           RD Low to Valid Data In (tMCS > 0)(4)                      tMCS - 40                                           tMCS - 30      ns
tLLDV                                                                                                                                                    ns
                   2            Data Hold After Read                    -5                               -5                                              ns
tAVDV
                   2       Data Float After Read (tMCS = 0)(4)                        tCLK                                                tCLK
tLLWL                      Data Float After Read (tMCS > 0)(4)                        2tCLK                                               2tCLK

tAVWL              2       ALE Low to Valid Data In (tMCS = 0)(4)                      2.5tCLK - 40                    2.5tCLK - 25
tQVWX                      ALE Low to Valid Data In (tMCS > 0)(4)                     tCLK + tMCS - 40                tCLK + tMCS - 25
tWHQX
tRLAZ              2       Address to Valid Data In (tMCS = 0)(4)                        3tCLK - 40                      3tCLK - 25
tWHLH                      Address to Valid Data In (tMCS > 0)(4)                     1.5tCLK +tMCS -40               1.5tCLK +tMCS -25
External Clock
                   2, 3    ALE Low to RD or WR Low (tMCS = 0)(4)        0.5tCLK - 5   0.5tCLK + 5        0.5tCLK - 5                      0.5tCLK + 5
                           ALE Low to RD or WR Low (tMCS > 0)(4)          tCLK - 5      tCLK + 5           tCLK - 5                         tCLK + 5

                   2, 3    Address to RD or WR Low (tMCS = 0)(4)        tCLK - 5                         tCLK - 5
                           Address to RD or WR Low (tMCS > 0)(4)        2tCLK - 5                        2tCLK - 5

                   3       Data Valid to WR Transition                  -8                               -5

                   3            Data Hold After WR                      tCLK - 8                         tCLK - 5

                   2       RD Low to Address Float                                    -0.5tCLK - 5                    -0.5tCLK - 5

                   2, 3    RD or WR High to ALE High (tMCS = 0)(4)         -5             5                 -5                                5
                           RD or WR High to ALE High (tMCS > 0)(4)      tCLK - 5      tCLK + 5           tCLK - 5                         tCLK + 5

tHIGH              4            High Time(5)                            15                               10
                                Low Time(5)
tLOW               4            Rise Time(5)                            15                               10
                                Fall Time(5)
tR                 4                                                                       5                                              5

tF                 4                                                                       5                                              5

(1) Parameters are valid over operating temperature range, unless otherwise specified.
(2) Load capacitance for Port 0, ALE, and PSEN = 100pF; load capacitance for all other outputs = 80pF.
(3) tCLK = 1/fOSC = one oscillator clock period for clock divider = 1.
(4) tMCS is a time period related to the Stretch MOVX selection. The following table shows the value of tMCS for each stretch selection:
(5) These values are characterized, but not 100% production tested.

           MD2     MD1     MD0       MOVX DURATION                           tMCS
             0       0       0       2 Machine Cycles                           0
             0       0       1  3 Machine Cycles (default)
             0       1       0      4 Machine Cycles                         4tCLK
             0       1       1      5 Machine Cycles                         8tCLK
             1       0       0      6 Machine Cycles                         12tCLK
             1       0       1      7 Machine Cycles                         16tCLK
             1       1       0      8 Machine Cycles                         20tCLK
             1       1       1      9 Machine Cycles                         24tCLK
                                                                             28tCLK

                                                                                                                                                              9
MSC1211, MSC1212                                                                                                                            www.ti.com
MSC1213, MSC1214

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EXPLANATION OF THE AC SYMBOLS

Each Timing Symbol has five characters. The first character is always 't' (= time). The other characters, depending on their positions, indicate the name of a signal

or the logical status of that signal. The designators are:

AAddress                                                                                   RRD Signal

CClock                                                                                     tTime

DInput Data                                                                                VValid

HLogic Level High                                                                          WWR Signal

IInstruction (program memory contents)                                                     XNo Longer a Valid Logic Level

LLogic Level Low, or ALE                                                                   ZFloat

PPSEN                                                                                      Examples:

QOutput Data                                                                               (1) tAVLL = Time for address valid to ALE Low.
                                                                                           (2) tLLPL = Time for ALE Low to PSEN Low.

                                        tLHLL

                      ALE               tAVLL               tLLPL        tPLPH
                   PSEN                                           tLLIV   tPLIV
                 PORT 0
                 PORT 2                                                                    tPXIZ

                                               tLLAX                     tPLAZ   tPXIX

                                               A0-A7                             INSTR IN                     A0-A7
                                                                                                                            A8-A15
                                                            tAVIV

                                                                         A8-A15

                                        Figure 1. External Program Memory Read Cycle

            ALE                                                                                        tWHLH
         PSEN
                                                           tLLDV         tRLRH
             RD                                tLLWL
       PORT 0
       PORT 2              tAVLL        tLLAX                            tRLDV                        tRHDZ

10                                                          tRLAZ                        tRHDX
                                                                                        DATA IN
                                A0-A7                                                                         A0-A7 from PCL                INSTR IN
                           from RI or DPL

                                        tAVWL

                                                            tAVDV

                                               P2.0-P2.7 or A8-A15 from DPH                                                A8-A15 from PCH

                                               Figure 2. External Data Memory Read Cycle
www.ti.com                                                                                  MSC1211, MSC1212
     ALE                                                                                     MSC1213, MSC1214

  PSEN                                                                          SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
     WR
                                                                         tWHLH
PORT 0
PORT 2                     tLLWL                 tWLWH

             tAVLL  tLLAX         tQVWX                                  tWHQX
                                                                                   A0-A7 from PCL
                  A0-A7                             tDW                                                              INSTR IN
             from RI or DPL                      DATA OUT

                          tAVWL

                           P2.0-P2.7 or A8-A15 from DPH                                             A8-A15 from PCH

                    Figure 3. External Data Memory Write Cycle

                                  tHIGH                              tr                         tf
                                                               VIH1
                         VIH1            VIH1    tLOW      0.8V                 VIH1
                    0.8V                   0.8V                                   0.8V
                                                           tOSC

                                 Figure 4. External Clock Drive CLK

                                                                                                                               11
MSC1211, MSC1212                                                                                                      www.ti.com
MSC1213, MSC1214

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RESET AND POWER-ON TIMING

                                                  tRW
    RST

              tRRD                                                                  tRFD

    PSEN

              tRRD                                                                  tRFD

    ALE

                                                          tRS                       tRH

          EA

              NOTE: PSEN and ALE are internally pulled up with ~9kduring RST high.

                    Figure 5. Reset Timing, User Application Mode

                                                     tRW
    RST

              tRRD                                                                  tRFD

    PSEN

              tRRD                                        tRS                       tRH

    ALE

          NOTE: PSEN and ALE are internally pulled up with ~9kduring RST high.

              Figure 6. Parallel Flash Programming Power-On Timing (EA is ignored)

                                                     tRW
    RST

              tRRD                                        tRS                       tRH

    PSEN

              tRRD                                                                  tRFD

    ALE

          NOTE: PSEN and ALE are internally pulled up with ~9k during RST high.

              Figure 7. Serial Flash Programming Power-On Timing (EA is ignored)

                    Table 1. Serial/Parallel Flash Programming Timing

    SYMBOL    PARAMETER                                                                     MIN              MAX      UNIT
              RST width                                                                                       --        --
       tRW    RST rise to PSEN ALE internal pull high                                     2tOSC                5       ?s
      tRRD    RST falling to PSEN and ALE start                                              --                         --
      tRFD    Input signal to RST falling setup time                                                 (217 + 512)tOSC    --
       tRS    RST falling to input signal hold time                                          --               --        --
       tRH                                                                                                    --
                                                                                           tOSC
                                                                                    (217 + 512)tOSC

12
www.ti.com                                             MSC1211, MSC1212
                                                       MSC1213, MSC1214

                                          SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                                 P1.7/INT5/SCK/SCL(1)
                                       P1.6/INT4/MISO/SDA(1)
                                               P1.5/INT3/MOSI
                                                      P1.4/INT2/SS
                                                             P1.3/TxD1
                                                                    P1.2/RxD1
                                                                           DVDD
                                                                                 DGND
                                                                                        P1.1/T2EX
                                                                                               P1.0/T2
                                                                                                      P0.0/AD0
                                                                                                             P0.1/AD1
                                                                                                                    P0.2/AD2
                                                                                                                           P0.3/AD3
                                                                                                                                  P0.4/AD4
                                                                                                                                         P0.5/AD5

                                 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49

                      XOUT 1     MSC1211                                                                                                           48 EA
                          XIN 2  MSC1212                                                                                                           47 P0.6/AD6
                                 MSC1213                                                                                                           46 P0.7/AD7
                P3.0/RxD0 3      MSC1214                                                                                                           45 ALE
                P3.1/TxD0 4                                                                                                                        44 PSEN/OSCCLK/MODCLK
                 P3.2/INT0 5                                                                                                                       43 P2.7/A15
P3.3/INT1/TONE/PWM 6                                                                                                                               42 DVDD
                                                                                                                                                   41 DGND
                    P3.4/T0 7                                                                                                                      40 P2.6/A14
                    P3.5/T1 8                                                                                                                      39 P2.5/A13
                   P3.6/WR 9                                                                                                                       38 P2.4/A12
                   P3.7/RD 10                                                                                                                      37 P2.3/A11
                                                                                                                                                   36 P2.2/A10
                       DVDD 11                                                                                                                     35 P2.1/A09
                      DGND 12                                                                                                                      34 P2.0/A08
                                                                                                                                                   33 NC(3)
                         RST 13
                       DVDD 14
                       DVDD 15
                    RDAC0 16

                                 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                                 VDAC0
                                       AIN0/IDAC0
                                              AIN1/IDAC1
                                                     AIN2/VDAC2(2)
                                                            AIN3/VDAC3 (2)

                                                                   AIN4
                                                                          AIN5
                                                                                 AIN6/EXTD
                                                                                        AIN7/EXTA
                                                                                               AINCOM
                                                                                                      AGND
                                                                                                             AVDD
                                                                                                                   REF IN-
                                                                                                                           REFOUT/REF IN+
                                                                                                                                  VDAC1
                                                                                                                                         RDAC1

            NOTES: (1) SCL and SDA are only available on the MSC1211 and MSC1213.
                        (2) VDAC2 and VDAC3 are only available on the MSC1211 and MSC1212.
                        (3) NC pin should be left unconnected.

                                                                                                                                                                          13
MSC1211, MSC1212                                                                                                                    www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

PIN DESCRIPTIONS

    PIN #           NAME       DESCRIPTION

    1               XOUT       The crystal oscillator pin XOUT supports parallel resonant AT-cut fundamental frequency crystals and ceramic

                               resonators. XOUT serves as the output of the crystal amplifier.

    2               XIN        The crystal oscillator pin XIN supports parallel resonant AT-cut fundamental frequency crystals and ceramic

                               resonators. XIN can also be an input if there is an external clock source instead of a crystal.

    3-10            P3.0-P3.7  Port 3 is a bidirectional I/O port. The alternate functions for Port 3 are listed below. Refer to P3DDR, SFR B3h-B4h.

                               Port                          Alternate Name(s)                           Alternate Use

                               P3.0                          RxD0                                        Serial port 0 input

                               P3.1                          TxD0                                        Serial port 1 input

                               P3.2                          INT0                                        External interrupt 0

                               P3.3                          INT1/TONE/PWM                               External interrupt 1/TONE/PWM output
                               P3.4                          T0                                          Timer 0 external input
                               P3.5                          T1                                          Timer 1 external input
                               P3.6                          WR                                          External memory data write strobe
                               P3.7                          RD                                          External memory data read strobe

11, 14, 15, 42, 58  DVDD       Digital Power Supply
    12, 41, 57      DGND       Digital Ground

    13              RST        Holding the reset input high for two tOSC periods will reset the device.

    16              RDAC0      IDAC0 Reference Resistor Pin

    17              VDAC0      VDAC0 Output

    27              AGND       Analog Ground

    18              AIN0/IDAC0 Analog Input Channel 0 / IDAC0 Output

    19              AIN1/IDAC1 Analog Input Channel 1 / IDAC1 Output

    20              AIN2/VDAC2 Analog Input Channel 2 / VDAC2 Output (MSC1211 and MSC1212 only)

    21              AIN3V/DAC3 Analog Input Channel 3 / VDAC3 Output (MSC1211 and MSC1212 only)

    22              AIN4       Analog Input Channel 4

    23              AIN5       Analog Input Channel 5

    24              AIN6/EXTD Analog Input Channel 6 / LVD Comparator Input, Generates DLVD Interrupt

    25              AIN7/EXTA  Analog Input Channel 7 / LVD Comparator Input, Generates ALVD Interrupt

    26              AINCOM     Analog Common; can be used like any analog input except during Offset - Inputs shorted to this pin.

    28              AVDD       Analog Power Supply

    29              REF IN-    Voltage Reference Negative Input (must be tied to AGND for internal VREF use)

    30              REFOUT/REF IN+ Internal Voltage Reference Output / Voltage Reference Positive Input

    31              VDAC1      VDAC1 Output

    32              RDAC1      IDAC1 Reference Resistor Pin

        33              NC     No Connection; leave unconnected.
    34-40, 43       P2.0-P2.7
                               Port 2 is a bidirectional I/O port. The alternate functions for Port 2 are listed below. Refer to P2DDR, SFR B1h-B2h.

                               Port                          Alternate Name                              Alternate Use

                               P2.0                          A8                                          Address bit 8

                               P2.1                          A9                                          Address bit 9

                               P2.2                          A10                                         Address bit 10

                               P2.3                          A11                                         Address bit 11
                                                                                                         Address bit 12
                               P2.4                          A12                                         Address bit 13
                                                                                                         Address bit 14
                               P2.5                          A13                                         Address bit 15

                               P2.6                          A14

                               P2.7                          A15

(1) SDA and SCL are only available on the MSC1213.

14
www.ti.com                                                                                   MSC1211, MSC1212
                                                                                             MSC1213, MSC1214

                                                                                SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

PIN DESCRIPTIONS (continued)

PIN #          NAME       DESCRIPTION

44             PSEN       Program Store Enable: Connected to optional external memory as a chip enable. PSEN will provide an active low pulse.

               OSCCLK     In programming mode, PSEN is used as an input along with ALE to define serial or parallel programming mode.

               MODCLK     PSEN is held high for parallel programming and held low for serial programming. This pin can also be selected (when not

                          using external memory) to output the Oscillator clock, Modulator clock, high, or low. Care should be taken so that loading

                          on this pin should not inadvertently cause the device to enter programming mode.

                          ALE                                PSEN                                 Program Mode Selection During Reset

                          NC                                 NC                                   Normal operation (User Application mode)

                          0                                  NC                                   Parallel programming

                          NC                                 0                                    Serial programming
                                                                                                  Reserved
                          0                                  0

45             ALE        Address Latch Enable: Used for latching the low byte of the address during an access to external memory. ALE is emitted at

                          a constant rate of 1/4 the oscillator frequency, and can be used for external timing or clocking. One ALE pulse is skipped

                          during each access to external data memory. In programming mode, ALE is used as an input along with PSEN to define

                          serial or parallel programming mode. ALE is held high for serial programming and held low for parallel programming. This pin

                          can also be selected (when not using external memory) to output high or low. Care should be taken so that loading on this

                          pin should not inadvertently cause the device to enter programming mode.

48             EA         External Access Enable: EA must be externally held low to enable the device to fetch code from external program

                          memory locations starting with 0000h. No internal pull-up on this pin.

46, 47, 49-54  P0.0-P0.7  Port 0 is a bidirectional I/O port. The alternate functions for Port 0 are listed below.

                          Port                               Alternate Name                       Alternate Use

                          P0.0                               AD0                                  Address/Data bit 0
                          P0.1                               AD1                                  Address/Data bit 1

                          P0.2                               AD2                                  Address/Data bit 2

                          P0.3                               AD3                                  Address/Data bit 3

                          P0.4                               AD4                                  Address/Data bit 4

                          P0.5                               AD5                                  Address/Data bit 5
                          P0.6                               AD6                                  Address/Data bit 6

                          P0.7                               AD7                                  Address/Data bit 7

55, 56, 59-64  P1.0-P1.7  Port 1 is a bidirectional I/O port. The alternate functions for Port 1 are listed below. Refer to P1DDR, SFR AEh-AFh.

                          Port                               Alternate Name(s)                    Alternate Use

                          P1.0                               T2                                   T2 input
                          P1.1                               T2EX                                 T2 external input

                          P1.2                               RxD1                                 Serial port input

                          P1.3                               TxD1                                 Serial port output

                          P1.4                               INT2/SS                              External Interrupt / Slave Select

                                                       P1.5  INT3/MOSI                            External Interrupt / Master Out-Slave In
                                                       P1.6  INT4/MISO/SDA(1)                     External Interrupt / Master In-Slave Out / SDA
                                                       P1.7  INT5/SCK/SCL(1)                      External Interrupt / Serial Clock
(1) SDA and SCL are only available on the MSC1213.

                                                                                                                                                      15
MSC1211, MSC1212                                                                                                                                                    www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise
specified.

                        EFFECTIVE NUMBER OF BITS vs DATA RATE                                                                EFFECTIVE NUMBER OF BITS
                                                                                                                                  vs DECIMATION RATIO

                23                                                                                             22                 PGA2 PGA4 PGA8
                                                                                                               21
                22                                                                                             20      PGA1
                                                                                                               19
                              PGA1                                                                             18
                                                                                                               17
                21            PGA8                                                                             16
                                                                                                               15
                20            PGA32                                                                            14
                                                                                                               13
                              PGA64                                                                            12

                19      PGA128                                                                                      0

    ENOB (rms)  18                                                                                 ENOB (rms)  22
                                                                                                               21
                17                                                                                             20            PGA16 PGA32           PGA64            PGA128
                                                                                                               19
                16                                                                                             18
                                                                                                               17
                15                                                                                             16
                                                                                                               15
                14                                                                                             14
                                                                                                               13
                13                                                                                             12

                12 Sinc3 Filter, Buffer OFF                                                                         0                              Sinc3 Filter, Buffer OFF
                11
                                                                                                               22
                10                                 10                     100                1000              21            500  1000                    1500               2000
                     1                                                                                         20
                                                                                                               19
                                                       Data Rate (SPS)                                         18                 Decimation Ratio = fMOD
                                                                                                               17                                            fDATA
                                                                                                               16
                                              EFFECTIVE NUMBER OF BITS                                         15            EFFECTIVE NUMBER OF BITS
                                                                                                               14                 vs DECIMATION RATIO
                                                   vs DECIMATION RATIO                                         13
                                                                                                               12
                22                                 PGA4       PGA8                                                     PGA1 PGA2 PGA4              PGA8
                                                                                                                    0
                                        PGA2

                21

                              PGA1

                20

                19

    ENOB (rms)  18                                                                                 ENOB (rms)

                17                                                                                                                          PGA32                   PGA128
                                                                                                                             PGA16
                                                       PGA32        PGA64            PGA128                                                        PGA64

                16

                                                   PGA16

                15

                14                                                                                                                                 AVDD = 3V, Sinc3 Filter,
                                                                    Sinc3 Filter, Buffer ON                                                        VREF = 1.25V, Buffer OFF

                13

                12                            500             1000             1500          2000                            500  1000                    1500               2000
                     0

                                                   Decimation Ratio = fMOD                                                        Decimation Ratio = fMOD
                                                                              fDATA                                                                          fDATA

                                              EFFECTIVE NUMBER OF BITS                                                       EFFECTIVE NUMBER OF BITS
                                                   vs DECIMATION RATIO                                                            vs DECIMATION RATIO

                22                            PGA2 PGA4             PGA8                                                                           PGA2 PGA4        PGA8
                21
                20      PGA1                                                                                                      PGA1
                19
    ENOB (rms)  18                                                                                 ENOB (rms)                     PGA32 PGA16 PGA64                 PGA128
                17
                16                            PGA16 PGA32           PGA64            PGA128
                15
                14                                            AVDD = 3V, Sinc3 Filter,                                                                              Sinc2 Filter
                13                                            VREF = 1.25V, Buffer ON
                12
                                              500             1000             1500          2000                            500  1000                    1500               2000
                     0

                                                   Decimation Ratio = fMOD                                                        Decimation Ratio = fMOD
                                                                              fDATA                                                                          fDATA

16
www.ti.com                                                                                                                                        MSC1211, MSC1212
                                                                                                                                                  MSC1213, MSC1214

                                                                                                                                     SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS (Continued)

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise
specified.

                                                    FAST SETTLING FILTER                                                                 EFFECTIVE NUMBER OF BITS vs fMOD
                               EFFECTIVE NUMBER OF BITS vs DECIMATION RATIO                                                                              (set with ACLK)
                        20
                                                                                                                        25

                        19                                                                                              20                                                   fMOD = 203kHz
                                                                         Gain 1                                                                                                    fMOD = 110kHz
                                                                                                                                     fMOD = 15.6kHz
                        18                                                                                              15

                        17                                                                                                                  fMOD = 31.25kHz
                                                                                                                        10
                        16                                                              Gain 16        ENOB (rms)

ENOB                    15

                        14
                                                                        Gain 128

                        13

                        12                                                                                              5
                                                                                                                                                                    fMOD = 62.5kHz
                        11

                        10                                                                                              0
                             0
                                  500            1000                             1500           2000                       1        10                 100             1k          10k           100k

                                                                                                                                                        Data Rate (SPS)

                                           Decimation Value

                                EFFECTIVE NUMBER OF BITS vs fMOD (set with ACLK)                                                 EFFECTIVE NUMBER OF BITS vs INPUT SIGNAL
                                             WITH FIXED DECIMATION, PGA = 1                                                                      (Internal and External VREF)

                        25                 DEC = 500                                                               22.0
                               DEC = 2020                                                                                                    External

                                                                                                                   21.5

                        20                                                                                         21.0
                                                                                                                                              Internal
                                  DEC = 255           DEC = 50
                                                                                                                   20.5
ENOB (rms)              15                                                                             ENOB (rms)
                                                                                  DEC = 20
                                                                                                                   20.0

                        10                                                                                         19.5

                                                                                                                   19.0

                        5                                                         DEC = 10                         18.5

                        0                                                                                          18.0
                          10
                                  100            1k                               10k            100k                      - 2.5     - 1.5              - 0.5           0.5         1.5           2.5

                                           Data Rate (SPS)                                                                                                     VIN (V)

                                                     NOISE vs INPUT SIGNAL                                                                               INL ERROR vs PGA
                        0.8                                                                                             100

                        0.7                                                                                             90

Noise (rms, ppm of FS)                                                                                                  80

                        0.6                                                                                             70

                        0.5                                                                            INL (ppm of FS)  60

                        0.4                                                                                             50

                        0.3                                                                                             40

                        0.2                                                                                             30

                                                                                                                        20

                        0.1                                                                                             10

                        0                                                                                               0

                            -2.5  -1.5     -0.5           0.5                     1.5            2.5                        1     2         4           8      16            32          64 128

                                                 VIN (V)                                                                                                PGA Setting

                                                                                                                                                                                                        17
MSC1211, MSC1212                                                                                                                                                                                          www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS (Continued)

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise
specified.

                                                  ADC INTEGRAL NONLINEARITY                                                                                 ADC INTEGRAL NONLINEARITY

                                                  vs INPUT SIGNAL                                                                                                vs INPUT SIGNAL

                                15                                                                                                       15

                                     AVDD = 5V                                                                                                   AVDD = 5V          +25_C

                                10   VREF = 2.5V                                                                                         10      VREF = 2.5V
                                     Buffer ON                                                                                                   Buffer OFF

    ADC INL (ppm of FS)                                           +85_C                                             ADC INL (ppm of FS)  5
                                5

                                0                                                                                                        0

                                                                         +25_C        +125_C                                                                                         +85_ C               +125_ C

                                -5                                                                                                       -5

                                                                         -40_ C                                                                                                          -55_C
                                -10                                                                                                    -10

                                -15                                                                                                                                             -40_C
                                    -2.5 -2 -1.5 -1 -0.5 0 0.5 1 1.5 2 2.5                                                             -15
                                                                           VIN (V)
                                                                                                                                           -2.5 -2.0 -1.5 -1.0 -0.5 0 0.5 1.0 1.5 2.0 2.5

                                                                                                                                                                                  VIN (V)

                                                       ADC INTEGRAL NONLINEARITY                                                                            ADC INTEGRAL NONLINEARITY

                                                                 vs INPUT SIGNAL                                                                                    vs VREF

                                30                                                                                                       35
                                        VREF = AVDD                                                                                               Buffer OFF
                                        Buffer OFF
                                                                                                                                         30
                                20                                                                                                                                        AVDD = 3V

    ADC INL (ppm of FS)         10                                                                                  ADC INL (ppm of FS)  25

                                0                                                                                                        20

                                                                                                                                                                                                      AVDD = 5V
                                                                                                                                         15

                                -10                                                                                                      10

                                -20                                                                                                      5

                                -30                            0                      VIN = +VREF                                        0
                                     VIN = -VREF            VIN (V)                                                                         0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5

                                                                                                                                                                               VREF (V)

                                                  ANALOG SUPPLY CURRENT

                                                  vs ANALOG SUPPLY VOLTAGE                                                                                              ADC CURRENT vs PGA

    Analog Supply Current (mA)  2.6                                      +125_C                                                          900
                                        PGA = 128, ADC ON,               +85_ C                                                                                                AVDD = 5V, Buffer = ON

                                2.5 Brownout Detect ON,                                                                                  800
                                2.4 All VDACs ON = FFFFh,                                                                                                                                   Buffer = OFF
                                2.3 VDACs REF = AVDD
                                                                                                                                         700

                                2.2                                                                                                      600
                                                                                                             +25_C
                                                                                                                    IADC (?A)            500
                                2.1                                                                                                                                  AVDD = 3V, Buffer = ON

                                2.0                                                   -40_C                                              400
                                                                                                                                                                               Buffer = OFF
                                1.9
                                                                                                                                         300

                                1.8

                                1.7                                                                                                      200

                                1.6                                                                                                      100

                                1.5                                                                                                      0

                                     2.5  3.0     3.5       4.0                  4.5  5.0     5.5                                             0  1            2  4  8 16 32 64 128

                                                  Analog Supply Voltage (V)                                                                                         PGA Setting

18
                       www.ti.com                                                                                                                                  MSC1211, MSC1212
                                                                                                                                                                   MSC1213, MSC1214

                                                                                                                                                      SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS (Continued)

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise
specified.

                                              PGA SUPPLY CURRENT                                                                                                  NORMALIZED GAIN vs PGA
                                                                                                                                      101
                       300
                                                                                                                                      100
                                 AVDD = DVDD                                                                                                                                                            Buffer OFF
                       250 fCLK = 8MHz
                                                                                                                                       99
                                 VIN = 0V
                                                                                                                                       98
                       200                                                                                                                                                           Buffer ON
PGA Supply Current (?A)                                    AVDD = 5.0V
                                                                                                                 Normalized Gain (%)   97
                       150

                       100
                                                                                             AVDD = 3.0V

                        50

                       0                                                                                                                    96

                            1    2            4  8  16     32            64 128                                                                 1  2  4  8  16        32  64 128

                                                 PGA Gain                                                                                                PGA Setting

                                                           HISTOGRAM OF                                                                                           ADC OFFSET vs TEMPERATURE
                                              TEMPERATURE SENSOR VALUES                                                                                            (Offset Calibration at +25_C Only)
                       200                                                                                                                 10
                                                                                                                                             8
Number of Occurrences  150                                                                                                ADC Offset (ppm)
                                                                                                                                             6
                       100                                                                                                                   4

                       50                                                                                                                    2
                                                                                                                                             0
                       0                                                                                                                   -2
                                                                                                                                           -4
                            111.0                                                                                                          -6
                                  111.5                                                                                                    -8
                                        112.0                                                                                             -10
                                              112.5
                                                    113.0                                                                                      -50 -25 0 25 50 75 100 125 150
                                                          113.5                                                                                                              Temperature (_C)
                                                                 114.0
                                                                       114.5
                                                                             115.0
                                                                                   115.5
                                                                                         116.0
                                                                                                116.5
                                                                                                      117.0

                                    Temperature Sensor Value (mV)

                        20       OFFSET DAC: OFFSET vs TEMPERATURE                                                        1.00008                  OFFSET DAC: GAIN vs TEMPERATURE
                        15                                                                                                1.00006
                        10                                 +25                                                            1.00004                                           +25
                                                   Temperature (_C)                                                       1.00002                                  Temperature (_C)
Offset (ppm of FSR)       5
                                                                                                         Normalized Gain0          1
                        -5                                                                                                0.99998
                       -10                                               +125                                             0.99996                                                                                   +125
                       -15                                                                                                0.99994
                       -20                                                                                                0.99992

                            -40                                                                                                      -40

                                                                                                                                                                                                                          19
MSC1211, MSC1212                                                                                                                                                                                                           www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS (Continued)

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless otherwise
specified.

                                                                       HISTOGRAM OF OUTPUT DATA                                                                                           VREFOUT vs LOAD CURRENT

                                 4500                                                                                                          2.510
                                                                                                                                               2.508
                                 4000                                                                                                          2.506
                                                                                                                                               2.504
    Number of Occurrences        3500                                                                                                          2.502
                                                                                                                                               2.500
                                 3000                                                                                                          2.498
                                                                                                                                               2.496
                                 2500                                                                                             VREFOUT (V)  2.494
                                                                                                                                               2.492
                                 2000                                                                                                          2.490

                                 1500                                                                                                                   0

                                 1000

                                                        500

                                                        0                                                                                                                            0.4  0.8         1.2      1.6         2.0      2.4
                                                               -2 -1.5 -1 -0.5 0 0.5 1 1.5 2
                                                                                                                                                                                          VREFOUT Current Load (mA)
                                                                                             ppm of FS

                                                                       DIGITAL SUPPLY CURRENT vs FREQUENCY                                                                           DIGITAL SUPPLY CURRENT vs CLOCK DIVIDER
                                                        100
                                                                                                                                                                            100                                            Divider Values

                                                                                                                                                                                                                           OFF

    Digital Supply Current (mA)                                                  IMIN, DVDD = 5V                                               Digital Supply Current (mA)                                                 2

                                                                IMAX, DVDD = 5V                                                                                                                                            4

                                                                                                            IMAX, DVDD = 3V                                                 10                                             8

                                                        10                                                  IMIN, DVDD = 3V                                                                                                16

                                                                                                       IMAX IDLE, DVDD = 5V                                                                                                32
                                                                                                                                                                                                                               1024

                                                                                                                                                                            1                                                   2048

                                                                                 IMIN IDLE, DVDD = 3V                                                                                                                      4096

                                                              IMIN: PDCON = FFh, PSEN and ALE disabled, LVDCON = FFh                                                        0.1
                                                              IMAX: PDCON = 00h, PSEN and ALE enabled, LVDCON = 00h                                                              1
                                                        1

                                                             1                                    10                         100                                                                      10                            100

                                                                                 Clock Frequency (MHz)                                                                                    Clock Frequency (MHz)

                                                                  DIGITAL SUPPLY CURRENT vs SUPPLY VOLTAGE                                                                                CMOS DIGITAL OUTPUT
                                                        15
                           Digital Supply Current (mA)                                                                                                                      5.0                              5V
                                                                                                        +125_C                                                              4.5                             Low
                                                                                                                                                                            4.0                            Output
                                                                                                                                               Output Voltage (V)           3.5
                                                                                      +25_ C                -40_C                                                           3.0             3V
                                                                                                                                                                            2.5            Low
                                                                                                                                                                            2.0           Output
                                                                                                                                                                            1.5
                                                        10                                                                                                                  1.0
                                                                                                                                                                            0.5
                                                                                                                                                                                                                                5V
                                                                                                                                                                              0
                                                                                                                                                                                  0               3V

                                                        5

                                                             2.5  3.0            3.5              4.0  4.5  5.0              5.5                                                     10   20      30       40          50  60         70

                                                                                 Supply Voltage (V)                                                                                               Output Current (mA)

20
www.ti.com                                                                                                                                               MSC1211, MSC1212
                                                                                                                                                         MSC1213, MSC1214

                                                                                                                                            SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS: VDACs

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless

otherwise specified. For VDAC: VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF unless otherwise noted.

                VDAC INTEGRAL NONLINEARITY vs CODE                                                                                   VDAC DIFFERENTIAL NONLINEARITY vs CODE
40                                                                                                                     1.0
                                                                                                                        0.8
                    +125_C                                                                                              0.6
        +85_ C                                                                                                          0.4
20                                                                                                                     0.2

   0                                                                                                                       0
                                                                                                                       -0.2
                  +25_ C                                                                                               -0.4
-20                                                                                                                    -0.6
                                                                                                                       -0.8
        -40_ C                                                                                                         -1.0
-40
                                                                                                                           0000h 2000h 4000h 6000h 8000h A000h C000h E000h FFFFh
   0000h 2000h 4000h 6000h 8000h A000h C000h E000h FFFFh                                                                                                        DAC Code
                                        DAC Code
INL (LSB)
                                                                                                            DNL (LSB)

                  VDAC SOURCE CURRENT CAPABILITY                                                                                                  VDAC SINK CURRENT CAPABILITY
5.0                                                                                                                          0.6

                                                                    DAC = All 1s                                                     DAC = All 0s
4.9                                                                                                                          0.5

VDAC Output (V)                                                                                                              0.4
                                                                                                            VDAC Output (V)
4.8

                                                                                                                             0.3

4.7

                                                                                                                             0.2

4.6                                                                                                                          0.1

4.5                                                                                                                          0

     0      2  4  6  8 10 12 14 16                                                                                                0      2  4       6  8 10 12 14 16

                     ISOURCE (mA)                                                                                                                      ISINK (mA)

                                                 VDAC FULL-SCALE ERROR vs LOAD RESISTOR
                                      1

                                      0

                     Error (% of FS)  -1

                                      -2

                                      -3

                                      -4

                                      -5         10                               100                                                1k        10k
                                          0.5 1

                                                                                  Load Resistor (k)

                                                                                                                                                                                  21
MSC1211, MSC1212                                            www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

TYPICAL CHARACTERISTICS: VDACs (Continued)

AVDD = +5V, DVDD = +5V, fOSC = 8MHz, PGA = 1, fMOD = 15.625kHz, Bipolar, filter = Sinc3, Buffer ON, and VREF  (REF IN+) - (REF IN-) = +2.5V, unless
otherwise specified. For VDAC: VREF = AVDD, RLOAD = 10k, and CLOAD = 200pF unless otherwise noted.

    VDAC FULL-SCALE SETTLING TIME                                       VDAC FULL-SCALE SETTLING TIME

    Scope Trigger (5.0V/div)        Full-Scale Code Change                                          Scope Trigger (5.0V/div)

                                          0200H to FFFFH    Large-Signal Output (1.0V/div)
                                       Output Loaded with                                            Full-Scale Code Change
                                    10k and 200pF to GND                                                   FFFFH to 0200H
                                                                                                         Output Loaded with
                   Large-Signal Output (1.0V/div)                                                    10k and 200pF to GND
    Time (1?s/div)
                                                                                       Time (1?s/div)

    VDAC HALF-SCALE SETTLING TIME                                   VDAC HALF-SCALE SETTLING TIME

    Scope Trigger (5.0V/div)        Half-Scale Code Change  Scope Trigger (5.0V/div)
                                                                                                  Half-Scale Code Change
                                          4000H to C000H                                                C000H to 4000H
                                        Output Loaded with                                            Output Loaded with
                                    10k and 200pF to GND                                          10k and 200pF to GND

    Large-Signal Output (1.0V/div)                                                                     Large-Signal Output (1.0V/div)

    Time (1?s/div)                                                                  Time (1?s/div)

22
         www.ti.com                                                                              MSC1211, MSC1212
                                                                                                 MSC1213, MSC1214
DESCRIPTION
                                                                                                  SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
The MSC1211/12/13/14 are completely integrated
families of mixed-signal devices incorporating a                     The microcontroller core is 8051 instruction set
high-resolution delta-sigma () ADC, 16-bit DACs,                     compatible. The microcontroller core is an optimized 8051
8-channel multiplexer, burnout detect current sources,               core that executes up to three times faster than the
selectable buffered input, offset DAC, Programmable Gain             standard 8051 core, given the same clock source. This
Amplifier (PGA), temperature sensor, voltage reference,              design makes it possible to run the devices at a lower
8-bit microcontroller, Flash Program Memory, Flash Data              external clock frequency and achieve the same
Memory, and Data SRAM, as shown in Figure 8.                         performance at lower power than the standard 8051 core.

On-chip peripherals include an additional 32-bit                     The MSC1211/12/13/14 allow users to uniquely configure the
accumulator, an SPI-compatible serial port with FIFO, dual           Flash and SRAM memory maps to meet the needs of their
USARTs, multiple digital input/output ports, a watchdog              applications. The Flash is programmable down to 2.7V using
timer, low-voltage detect, on-chip power-on reset, 16-bit            both serial and parallel programming methods. The Flash
PWM, breakpoints, brownout reset, three timer/counters,              endurance is 100k Erase/Write cycles. In addition, 1280
and a system clock divider. The MSC1211 and MSC1213                  bytes of RAM are incorporated on-chip.
also contain a hardware I2C peripheral.
                                                                     The parts have separate analog and digital supplies, which
The devices accept low-level differential or single-ended            can be independently powered from 2.7V to +5.25V.
signals directly from a transducer. The ADC provides 24              At +3V operation, the power dissipation for each part is
bits of resolution and 24 bits of no-missing-code                    typically less than 4mW. The MSC1211/12/13/14 are all
performance using a Sinc3 filter with a programmable                 available in a TQFP-64 package.
sample rate. The ADC also has a selectable filter that
allows for high-resolution, single-cycle conversion.                 The MSC1211/12/13/14 are designed for high-resolution
                                                                     measurement applications in smart transmitters, industrial
                                                                     process control, weigh scales, chromatography, and
                                                                     portable instrumentation.

                   AVDD AGND                              REFOUT/REF IN+ REF IN-(1) DVDD DGND
                       AVDD

                        Burnout                     VREF                                                       Timers/
                        Detect                                                                                Counters
                                                                                                LVD                     EA
                                                                                                               WDT      ALE
                                                                                                BOR                     PSEN
                                                                                                              PORT0
    AIN0/IDAC0                Temperature                    8-Bit                                            PORT1
    AIN1/IDAC1                   Sensor                  Offset DAC                                           PORT2
AIN2/VDAC2(3)                                                                                                 PORT3
AIN3/VDAC3(3)                                                                                                                Alternate
                                                                                                                Clock        Functions
             AIN4                                                                                            Generator
             AIN5                                                                               Digital                 8     ADDR
     AIN6/EXTD                                                                                  Filter                        DATA
     AIN7/EXTA
        AINCOM     MUX                   BUFFER     PGA              Modulator

                                                                     Up to 32K                                               T2
                                                                      FLASH                                             8 SPI/EXT/I2C(2)

                                                                                                                             USART1

                                  V/I                         VDAC0                                 32-Bit              8 ADDR
                              Converter                       VDAC1                             Accumulator
                                                    AIN2 VDAC2(3)                                                           USART0
                        IDAC0/               V/I    AIN3 VDAC3(3)     1.2K                      8051                        EXT
                         AIN1            Converter                   SRAM                       SFR                     8 T0
                                                                                                                            T1
                        Burnout          IDAC1/                      SPI                        SYS Clock                   PWM
                        Detect            AIN1                       FIFO                         Divider                   RW

                                                                                           POR                          RST

                        AGND                                                                                 XIN XOUT

                                               RDAC0 RDAC1 VDAC0 VDAC1

                   NOTES: (1) REF IN- must be tied to AGND when using internal VREF.
                               (2) I2C only available on the MSC1213.
                               (3) VDAC2 and VDAC3 only available on MSC1211 and MSC1212.

                                                    Figure 8. Block Diagram

                                                                                                                                                                    23
MSC1211, MSC1212                                                                                                                           www.ti.com
MSC1213, MSC1214
                                                              MSC1211/12/13/14 Timing              Single-Byte, Single-Cycle
SBAS323G - JUNE 2004 - REVISED OCTOBER 2007                                                                  Instruction

ENHANCED 8051 CORE                                            Standard 8051 Timing            ALE       4 Cycles
                                                                                           PSEN                         12 Cycles
All instructions in the MSC1211/12/13/14 families perform                              AD0-AD7
exactly the same functions as they would in a standard                                  PORT 2                  Single-Byte, Single-Cycle
8051. The effects on bits, flags, and registers is the same;                                                               Instruction
however, the timing is different. The MSC1211/12/13/14                                       CLK
families utilize an efficient 8051 core which results in an
improved instruction execution speed of between 1.5 and                                       ALE
3 times faster than the original core for the same external                                PSEN
clock speed (4 clock cycles per instruction versus 12 clock                            AD0-AD7
cycles per instruction, as shown in Figure 9). This                                     PORT 2
efficiency translates into an effective throughput
improvement of more than 2.5 times, using the same code                                Figure 10. Comparison of MSC1211/12/13/14
and same external clock speed. Therefore, a device                                             Timing to Standard 8051 Timing
frequency of 40MHz for the MSC1211/12/13/14 actually
performs at an equivalent execution speed of 100MHz            CKCON                               INSTRUCTION      RD or WR                  RD or WR
compared to the standard 8051 core. This increased               (8Eh)                                 CYCLES       STROBE                    STROBE
performance allows the the device to be run at slower                                                                 WIDTH                     WIDTH
external clock speeds, which reduces system noise and         MD2:MD0                                (for MOVX)    (SYS CLKs)              (?s) AT 12MHz
power consumption, but provides greater throughput. This
performance difference can be seen in Figure 10. The              000                                       2             2                      0.167
timing of software loops will be faster with the                  001                                 3 (default)         4                      0.333
MSC1211/12/13/14. However, the timer/counter operation            010                                                     8                      0.667
of the MSC1211/12/13/14 may be maintained at 12 clocks            011                                       4            12                      1.000
per increment, or optionally run at 4 clocks per increment.       100                                       5            16                      1.333
                                                                  101                                       6            20                      1.667
The MSC1211/12/13/14 also provide dual data pointers              110                                       7            24                      2.000
(DPTRs) to speed block Data Memory moves.                         111                                       8            28                      2.333
                                                                                                            9
Additionally, both devices can stretch the number of
memory cycles to access external Data Memory from             Table 2. Memory Cycle Stretching (stretching of
between two and nine instruction cycles in order to           MOVX timing as defined by MD2, MD1, and MD0
accommodate different speeds of memory or devices, as
shown in Table 2. The MSC1211/12/13/14 provide an                  bits in CKCON register at address 8Eh).
external memory interface with a 16-bit address bus (P0
and P2). The 16-bit address bus makes it necessary to
multiplex the low address byte through the P0 port. To
enhance P0 and P2 for high-speed memory access,
hardware configuration control is provided to configure the
ports for external memory/peripheral interface or
general-purpose I/O.

    CLK

    instr_cycle          n+1                                                                       n+2

    cpu_cycle    C1  C2       C3  C4                          C1                       C2               C3  C4                C1

                     Figure 9. Instruction Timing Cycle

24
         www.ti.com                                                                           MSC1211, MSC1212
                                                                                              MSC1213, MSC1214
Furthermore, improvements were made to peripheral
features that off-load processing from the core, and the                                       SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
user, to further improve efficiency. For instance, the SPI
interface uses a FIFO, which allows the SPI interface to          This gives the user the ability to add or subtract software
transmit and receive data with minimum overhead needed            functions and to freely migrate between family members.
from the core. Also, a 32-bit accumulator was added to            Thus, the MSC1211/12/13/14 can become a standard
significantly reduce the processing overhead for multiple         device used across several application platforms.
byte data from the ADC or other sources. This allows for
32-bit addition, subtraction and shifting to be                   Family Development Tools
accomplished in a few instruction cycles, compared to
hundreds of instruction cycles executed through software          The MSC1211/12/13/14 are fully compatible with the
implementation.                                                   standard 8051 instruction set. This compatibility means
                                                                  that users can develop software for the
Family Device Compatibility                                       MSC1211/12/13/14 with their existing 8051 development
                                                                  tools. Additionally, a complete, integrated development
The hardware functionality and pin configuration across           environment is provided with each demo board, and
the MSC1211/12/13/14 families are fully compatible. To            third-party developers also provide support.
the user, the only differences between family members are
the memory configuration, the number of DACs, and the             Power-Down Modes
availability of I2C for the MSC1211 and MSC1213. This
design makes migration between family members simple.             The MSC1211/12/13/14 can each power several of the
                                                                  on-chip peripherals and put the CPU into Idle mode. This
                                                                  is accomplished by shutting off the clocks to those
                                                                  sections, as shown in Figure 11.

fOSC       fSYS
  STOP
        SYSCLK
                   C7

           fCLK

                                                                       SPICON/             SCL/SCK
                                                                       I2CCON(1) 9A

        fCLK                                          PDCON.0

                                                                  PWMHI       PWMLOW PWM Clock

                                                                         A3          A2

                                                      PDCON.4

                       USEC                                   ?s       FTCON     Flash Write  (30?s to 40?s)
                                  FB
                                                                       [3:0] EF Timing

                       MSECH MSECL                    ms          FTCON          Flash Erase  (5ms to 11ms)
                                                                  [7:4] EF       Timing
                       FD             FC

                                                                                              milliseconds

                                                                                 MSINT        interrupt

              REFCLK divide           REF                                                  FA
              SEL DC by 4             CLOCK                                                             seconds

                               fACLK                          PDCON.1                    SECINT interrupt

                                                                                              F9

                                                      HMSEC 100ms                                         watchdog
                                                                FE                       WDTCON interrupt

                                                                                                    FF

                                                                       PDCON.2

                                         ACLK         divide      ADCON3 ADCON2 ADC Output Rate                     fDATA
                                                  F6  by 64
                                                                         DF          DE
                             Analog Power Down
                                                                       Decimation Ratio
                       PDCON.3
                                                                  ADCON0             fSAMP (see Figure 14)
                                                                             DC

                                                                                     fMOD

                                      Timers 0/1/2                USART 0/1

              IDLE                    CPUClock

                                                               NOTE: (1) I2CCON only available on the MSC1211 and MSC1213.

              Figure 11. MSC1211/12/13/14 Timing Chain and Clock Control

                                                                                                                            25
MSC1211, MSC1212                                                                                                                                       www.ti.com
MSC1213, MSC1214
                                                                       TEMPERATURE SENSOR
SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
                                                                       On-chip diodes provide temperature sensing capability.
OVERVIEW                                                               When the configuration register for the input MUX is set to
                                                                       all 1s, the diodes are connected to the inputs of the ADC.
The MSC1211/12/13/14 ADC structure is shown in                         All other channels are open.
Figure 12. The figure lists the components that make up
the ADC, along with the corresponding special function                 BURNOUT DETECT
register (SFR) associated with each component.
                                                                       When the Burnout Detect (BOD) bit is set in the ADC
ADC INPUT MULTIPLEXER                                                  control configuration register (ADCON0 DCh), two current
                                                                       sources are enabled. The current source on the positive
The input multiplexer provides for any combination of                  input channel sources approximately 2?A of current. The
differential inputs to be selected as the input channel, as            current source on the negative input channel sinks
shown in Figure 13. For example, if AIN0 is selected as the            approximately 2?A. The current sources allow for the
positive differential input channel, then any other channel            detection of an open circuit (full-scale reading) or short
can be selected as the negative differential input channel.            circuit (small differential reading) on the selected input
With this method, it is possible to have up to eight fully             differential pair. The buffer should be on for sensor burnout
differential input channels with common connections                    detection.
between them. It is also possible to switch the polarity of
the differential input pair to negate any offset voltages. In
addition, current sources are supplied that will source or
sink current to detect open or short circuits on the pins.

                                     AVDD

         AIN0               Burnout               REFOUT/
         AIN1               Detect                 REFIN+
         AIN2
         AIN3                                                                       fSAMP
         AIN4
         AIN5     Input                                    Buffer                   Sample       PGA        
         AIN6  Multiplexer                                                          and Hold
         AIN7
    AINCOM                                   In+
                                             In-

               Temperature
                  Sensor

                            Burnout               REFIN-                                                         Offset
                            Detect                                                                                DAC

               D7h ADMUX             AGND                  DCh ADC0N0               F6h ACLK                E6h ODAC

                 REFOUT/                                                                   A4h AIPOL.5      A4h AIPOL.6
                   REFIN+ fMOD fDATA                                                       A6h AIE.5        A6h AIE.6
                                                                                           A7h AISTAT.5     A7h AISTAT.6
                                          FAST
               VIN  ADC SINC2                                              X                      ADC       Summation
                                                                                           Result Register  Block
                        Modulator SINC3              Offset                Gain
                                          AUTO    Calibration          Calibration                          

                   REFIN-                          Register             Register

                             DDh ADCON1                 OCR              GCR             ADRES                      SUMR
                             DEh ADCON2           D3h D2h D1h      D6h D5h D4h      DBh DAh D9h             E5h E4h E3h E2h
                             DFh ADCON3
                                                                                                              E1h SSCON

                                     Figure 12. MSC1211/12/13/14 ADC Structure

26
                                                                                                  MSC1211, MSC1212
                                                                                                  MSC1213, MSC1214

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    AIN0                                                      ADC ANALOG INPUT
    AIN1
    AIN2                                                      When the buffer is not selected, the input impedance of the
    AIN3                                                      analog input changes with ACLK clock frequency (ACLK
    AIN4                                                      F6h) and gain (PGA). The relationship is:
    AIN5
    AIN6    AVDD                                              Impedance    (W)  +        1   CS
    AIN7            Burnout Detect (2?A)                                            fSAMP @

                                                                  AIN Impedance (W) +
                                                                                              1 106            @        7MW
                                                                                        ACLK Frequency                  PGA

                                                              where  ACLK  frequency    (f ACLK)  +      fCLK  1
                                                                                                     ACLK )
            In+
                            Buffer                            and modclk + fMOD + fA6C4LK.
                                                              NOTE: The input impedance for PGA = 128 is the same as
            In-
                                                                       that for PGA = 64 ( that is, 76M4W).

                  Burnout Detect (2?A)                        Figure 14 shows the basic input structure of the
                       Temperature Sensor                     MSC1211/12/13/14. The sampling frequency varies
                                                              according to the PGA settings, as shown in the table in
                  AVDD              AVDD                      Figure 14.

            AGND

                        80 ? I            I

         AINCOM                                                                      RSWITCH                   High
                                                                                    (3k typical)
     Figure 13. Input Multiplexer Configuration
                                                              AIN                                            Impedance
ADC INPUT BUFFER
                                                                                                             > 1G
The analog input impedance is always high, regardless of
PGA setting (when the buffer is enabled). With the buffer                 Sampling                       CS
enabled, the input voltage range is reduced and the analog           Frequency = fSAMP                   (9pF typical)
power-supply current is higher. If the limitation of input
voltage range is acceptable, then the buffer is always                                            AGND
preferred. The input impedance of the MSC1211/12/13/14
without the buffer is 7M/PGA. The buffer is controlled by                                               PGA               CS
the state of the BUF bit in the ADC control register (ADCON0                                             1               9pF
DCh).                                                                                                    2
                                                                                                                        18pF
                                                                                                     4 to 128           36pF

                                                                     BIPOLAR MODE            UNIPOLAR MODE

                                                              PGA FULL-SCALE RANGE FULL-SCALE RANGE                       fSAMP

                                                              1            ?VREF                    +VREF                  fMOD
                                                                                                   +VREF/2                 fMOD
                                                              2            ?VREF/2                 +VREF/4                 fMOD
                                                                                                   +VREF/8              fMOD S 2
                                                              4            ?VREF/4                +VREF/16              fMOD S 4
                                                                                                  +VREF/32              fMOD S 8
                                                              8            ?VREF/8                +VREF/64              fMOD S 16
                                                                                                  +VREF/128             fMOD S 16
                                                              16     ?VREF/16

                                                              32     ?VREF/32

                                                              64     ?VREF/64

                                                              128    ?VREF/128

                                                              NOTE: fMOD = ACLK frequency/64

                                                                     Figure 14. Analog Input Structure

                                                                                                                                   27
MSC1211, MSC1212
MSC1213, MSC1214

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ADC PGA                                                         For system calibration, the appropriate signal must be
                                                                applied to the inputs. The system offset calibration
The PGA can be set to gains of 1, 2, 4, 8, 16, 32, 64, or 128.  requires a zero input signal. It then computes an offset that
Using the PGA can actually improve the effective                will nullify offset in the system. The system gain calibration
resolution of the ADC. For instance, with a PGA of 1 on a       requires a positive full-scale input signal. It then computes
?2.5V full-scale range (FSR), the ADC can resolve to            a value to nullify gain errors in the system. Each of these
1.5?V. With a PGA of 128 on a ?19mV FSR, the ADC can            calibrations will take seven tDATA periods to complete.
resolve to 75nV, as shown in Table 3.
                                                                Calibration should be performed after power on. It should
Table 3. Sampling Frequency versus PGA Setting                  also be done after a change in temperature, decimation
                                                                ratio, buffer, Power Supply, voltage reference, or PGA.
          BIPOLAR MODE                                RMS       The Offset DAC wil affect offset calibration; therefore, the
                                                                value of the Offset DAC should be zero until prior to
    PGA         FULL-SCALE ENOB(1) INPUT-REFERRED               performing a calibration.

SETTING         RANGE (V)        AT 10HZ          NOISE (nV)    At the completion of calibration, the ADC Interrupt bit goes
                                                                high, which indicates the calibration is finished and valid
    1              ?2.5V            21.7              1468      data is available.
                                                      843
    2              ?1.25            21.5              452       ADC DIGITAL FILTER
                                                      259
    4              ?0.625           21.4              171       The Digital Filter can use either the Fast Settling, Sinc2, or
                                                      113       Sinc3 filter, as shown in Figure 15. In addition, the Auto
    8              ?0.313           21.2              74.5      mode changes the Sinc filter after the input channel or
                                                      74.5      PGA is changed. When switching to a new channel, it will
    16             ?0.156           20.8                        use the Fast Settling filter for the next two conversions, the
                                                                first of which should be discarded.
    32             ?0.0781          20.4

    64             ?0.039           20

    128            ?0.019           19

(1) ENOB = Log2(FSR/RMS Noise) = Log2(224) - Log2(CODES)
    = 24 - Log2(CODES)

ADC OFFSET DAC                                                             Adjustable Digital Filter
                                                                                       Sinc3
The analog input to the PGA can be offset (in bipolar mode)
by up to half the full-scale input range of the PGA by using
the ODAC register (SFR E6h). The ODAC (Offset DAC)
register is an 8-bit value; the MSB is the sign and the seven
LSBs provide the magnitude of the offset. Since the ODAC
introduces an analog (instead of digital) offset to the PGA,
using the ODAC does not reduce the range of the ADC.

ADC MODULATOR                                                   Modulator           Sinc2                   Data Out

The modulator is a single-loop, 2nd-order system. The                               Fast Settling
modulator runs at a clock speed (fMOD) that is derived from
the CLK using the value in the Analog Clock (ACLK)                            FILTER SETTLING TIME

register (SFR F6h). The data output rate is:

    Data  Rate     +  fDATA  +          f MOD  Ratio                       FILTER       SETTLING TIME
                                Decimation                                   Sinc3  (Conversion Cycles)(1)
                                                                             Sinc2
                                                                                                 3
                                                                                                 2

                           fCLK            fACLK                           Fast                    1
                   (ACLK ) 1)               64
where    f MOD  +                @  64  +                       NOTE: (1) MUX change may add one cycle.

and Decimation Ratio is set in [ADCON3:ADCON2].                            AUTO MODE FILTER SELECTION

                                                                                 CONVERSION CYCLE

ADC CALIBRATION                                                            1        2              3  4

The offset and gain errors in the MSC1211/12/13/14, or the                 Fast     Fast Sinc2 Sinc3
complete system, can be reduced with calibration.
Calibration is controlled through the ADCON1 register           Figure 15. Filter Step Responses
(SFR DDh), bits CAL2:CAL0. Each calibration process
takes seven tDATA periods (data conversion time) to
complete. Therefore, it takes 14 tDATA periods to complete
both an offset and gain calibration.

28
                                                                                              MSC1211, MSC1212
                                                                                              MSC1213, MSC1214

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It will then use the Sinc2 followed by the Sinc3 filter to                                      SINC3 FILTER RESPONSE
improve noise performance. This combines the low-noise                                             (-3dB = 0.262 ? fDATA)
advantage of the Sinc3 filter with the quick response of the
Fast Settling Time filter. The frequency response of each         Gain (dB)      0
filter is shown in Figure 16.                                                 -20
                                                                              -40       1  2         3                4              5
VOLTAGE REFERENCE                                                             -60
                                                                              -80             fDATA
The MSC1211/12/13/14 can use either an internal or                           -100
external voltage reference. The voltage reference                            -120          SINC2 FILTER RESPONSE
selection is controlled via ADC Control Register 0                                            (-3dB = 0.318 ? fDATA)
(ADCON0, SFR DCh). The default power-up                                              0
configuration for the voltage reference is 2.5V internal.         Gain (dB)
                                                                                 0
The internal voltage reference can be selected as either                      -20       1  2         3                4              5
1.25V or 2.5V. The analog power supply (AVDD) must be                         -40
within the specified range for the selected internal voltage                  -60             fDATA
reference. The valid ranges are: VREF = 2.5 internal                          -80
(AVDD = 3.3V to 5.25V) and VREF = 1.25 internal                              -100       FAST SETTLING FILTER RESPONSE
(AVDD = 2.7V to 5.25V). If the internal VREF is selected,                    -120                  (-3dB = 0.469 ? fDATA)
then AGND must be connected to REF IN-. The
REFOUT/REF IN+ pin should also have a 0.1?F capacitor             Gain (dB)          0
connected to AGND as close as possible to the pin. If the
internal VREF is not used, then VREF should be disabled in                        0     1  2         3                4              5
ADCON0.                                                                       -20
                                                                              -40
If the external voltage reference is selected, it can be used                 -60
as either a single-ended input or differential input, for                     -80
ratiometric measures. When using an external reference,                      -100
it is important to note that the input current will increase for             -120
VREF with higher PGA settings and with a higher modulator
frequency. The external voltage reference can be used                                0
over the input range specified in the Electrical
Characteristics section.                                                                      fDATA

For applications requiring higher performance than that                         NOTE: fDATA = Normalized Data Output Rate = 1/tDATA
obtainable from the internal reference, use an external
precision reference such as the REF50xx. The internal                        Figure 16. Filter Frequency Responses
reference performance can be observed in the noise (and
ENOB) versus input signal graphs in the Typical
Characteristics section. All of the other ENOB plots are
obtained with the inputs shorted together. By shorting the
inputs, the inherent noise performance of only the ADC
can be determined and displayed. When the inputs are not
shorted, the extra noise comes from the reference. As can
be seen in the ENOB vs Input Signal graph, the external
reference adds about 0.7 bits of noise, whereas the
internal reference adds about 2.3 bits of noise. This ENOB
performance of 19.4 represents 21.16 bits of noise. With
an LSB of 298nV, that translates to 6.3?V or a
peak-to-peak noise of almost 42?V. The internal reference
is initialized each time power is applied. That initialization
can cause a shift in the output that is within the specified
accuracy. An external reference provides the best noise,
drift, and repeatability performance for high-precision
applications.

                                                                                                                                        29
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VDAC                                                             DAC OUTPUT AMPLIFIER

The architecture of the MSC1211/12/13/14 consists of a           The output buffer amplifier is capable of generating
string DAC followed by an output buffer amplifier.               rail-to-rail voltages on its output, which provides an output
Figure 17 shows a block diagram of the DAC architecture.         range of AGND to AVDD. It is capable of driving a load of
                                                                 2k in parallel with 1000pF to GND. The source and sink
The input coding to the DAC is straight binary, so the ideal     capabilities of the output amplifier can be seen in the
output voltage is given by:                                      typical curves. The slew rate is 1V/?s with a full-scale
                                                                 settling time of 8?s.
        VDAC + VREF @
                                        D                        DAC REFERENCE
                                     65536
                                                                 Each DAC can be selected to use the REFOUT/REF IN+
where D = decimal equivalent of the binary code that is          pin voltage or the supply voltage AVDD as the reference for
loaded to the DAC register; it can range from 0 to 65535.        the DAC.

DAC RESISTOR STRING                                              DAC LOADING

The DAC selects the voltage from a string of resistors from      The DAC can be selected to be turned off with a 1k,
the reference to AGND. It is essentially a string of resistors,  100k, or open circuit on the DAC outputs.
each of value R. The code loaded into the DAC register
determines at which node on the string the voltage is
tapped off to be fed into the output amplifier by closing one
of the switches connecting the string to the amplifier. It is
ensured monotonic because of the design architecture.

                                     DAC3                                         21 AIN3/VDAC3
                                     DAC2                                         20 AIN2/VDAC2
                                     DAC1                                         31 VDAC1

      AVDD 28                                                     Sink            19 AIN1/IDAC1
                                                                 Source                  RDAC1
                                                                         Current
                                                                   Sink   Mirror  32
                                                                 Source
      REFOUT/                        DAC0                                         17 VDAC0
       REF IN+
                      30                                                 Current         AIN0/IDAC0  DAC
                                                                          Mirror  18                 Sink
                  0.1?F                                                                              Connection
                                                                                         RDAC0
                              REF                                                 16
                         2.5V/1.25V

                                             Figure 17. DAC Architecture

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                                                                                           MSC1213, MSC1214
BIPOLAR OPERATION USING THE DAC
                                                                                            SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
The DAC can be used for a bipolar output range, as shown
in Figure 18; the circuit illustrates an output voltage range  ANALOG/DIGITAL LOW-VOLTAGE DETECT
of ?VREF. Rail-to-rail operation at the amplifier output is
achievable using an OPA703 as the output amplifier.            The MSC1211/12/13/14 contain an analog or digital
                                                               low-voltage detect. When the analog or digital supply
      DACREF         R1                  R2                    drops below the value programmed in LVDCON (SFR
                   100k               100k                     E7h), an interrupt is generated (one for each supply).
                                      +6V    ?(DACREF)
                VREF VDAC                                      RESET
                                    OPA703
                                                               The device can be reset from the following sources:
                                      -6V
                                                               D Power-on reset
Figure 18. Bipolar Operation with the DAC                      D External reset
                                                               D Software reset
The output voltage for any input code can be calculated as     D Watchdog timer reset
follows:                                                       D Brownout reset

       VO +                                                    An external reset is accomplished by taking the RST pin
      DACREF @     D    @  R 1)R 2  * DACREF @  R1             high for two tOSC periods, followed by taking the RST pin
                65536         R1                R2             low. A software reset is accomplished through the System
                                                               Reset register (SRTST, 0F7h). A watchdog timer reset is
where D represents the input code in decimal (0 to 65535).     enabled and controlled through Hardware Configuration
                                                               Register 0 (HCR0) and the Watchdog Timer register
With DACREF = 5V, R1 = R2:                                     (WDTCON, 0FFh). A brownout reset is enabled through
                                                               Hardware Configuration Register 1 (HCR1). External
                  VO +                                         reset, software reset, and watchdog timer reset complete
                           10 @ D   * 5V                       after 217 clock cycles. A brownout reset completes after 215
                           65536                               clock cycles.

This is an output voltage range of ?5V with 0000h              All sources of reset cause the digital pins to be pulled high
corresponding to a ?5V output and FFFFh corresponding          from the initiation of the reset. For an external reset, taking
to a +5V output. Similarly, using DACREF = 2.5V, a ?2.5V       the RST pin high stops device operation (crystal
output voltage can be achieved.                                oscillation, internal oscillator, or PLL circuit operation) and
                                                               causes all digital pins to be pulled high from that point.
IDAC                                                           Taking the RST pin low initiates the reset procedure.

The IDAC can source current and sink current (through an       A recommended external reset circuit is shown in
external transistor). The compliance specification of the      Figure 19. The serial 10k resistor is recommended for
IDAC output defines the maximum output voltage to              any external reset circuit configuration.
achieve the expected current.

IDACOUT +    4 @ VDAC     for Source mode                     DVDD                            MSC1211/12/13/14
                RDAC       for Sink mode                             0.1?F  10k 13 RST

              VDAC                                                   1M
              RDAC

with VDAC < (AVDD - 2V) for maximum code.
Refer to Figure 17 for the IDAC structure.

                                                               Figure 19. Typical Reset Circuit

                                                                                                                 31
MSC1211, MSC1212                                                                                                                               www.ti.com
MSC1213, MSC1214
                                                               peripherals not in use in the PDCON register (0F1h) and
SBAS323G - JUNE 2004 - REVISED OCTOBER 2007                    reducing the system clock frequency by using the System
                                                               Clock Divider register (SYSCLK, 0C7h).
POWER ON RESET
                                                               STOP MODE
The on-chip Power On Reset (POR) circuitry releases the
device from reset when DVDD  2.0V. The power supply            Stop mode is entered by setting the STOP bit in the Power
ramp rate does not affect the POR. If the power supply falls   Control register (PCON, 087h). In STOP mode, all internal
below 1.0V for more than 200ms, then the POR will              clocks are halted. This mode has the lowest power
execute. If the power supply falls below 1.0V for less than    consumption. The device can be returned to active mode
200ms, unexpected operation may occur. If these                only via an external or power-on reset (not brownout
conditions are not met, the POR will not execute. For          reset).
example, a negative spike on the DVDD supply that does
not remain below 1.0V for at least 200ms, will not initiate    By configuring the device prior to entering Stop mode,
a POR.                                                         further power reductions can be achieved (while in Stop
                                                               mode). These power reductions include halting the
If the Analog/Digital Brownout Reset circuit is on, the POR    external clock into the device, configuring all digital I/O
has no effect.                                                 pins as open drain with low output drive, disabling the ADC
                                                               buffer, disabling the internal VREF, disabling the DACs, and
BROWNOUT RESET                                                 setting PDCON to 0FFh to power down all peripherals.

The Brownout Reset (BOR) is enabled through HCR1. If           In Stop mode, all digital pins retain their values. If the BOR
the conditions for proper POR are not met, or the device       is enabled before entering Stop mode, the BOR circuit will
encounters a brownout condition that does not generate a       continue to draw approximately 25?A of current from the
POR, the BOR can be used to ensure proper device               power supply during Stop mode. To minimize power
operation. The BOR will hold the state of the device when      consumption, disable the BOR circuit before entering Stop
the power supply drops below the threshold level               mode.
programmed in HCR1, and then generate a reset when the
supply rises above the threshold level. Note that, as the      POWER CONSUMPTION CONSIDERATIONS
device is released from reset and program execution
begins, the device current consumption may increase,           The following suggestions will reduce current
which can result in a power supply voltage drop, which         consumption in the MSC1211/12/13/14 devices:
may initiate another brownout condition.                       1. Use the lowest supply voltage that will work in the

The BOR level should be chosen to match closely with the            application for both AVDD and DVDD.
application. That is, with a high external clock frequency,    2. Use the lowest clock frequency that will work in the
the BOR level should match the minimum operating
voltage range for the device or improper operation may still        application.
occur.                                                         3. Use Idle mode and the system clock divider

The BOR voltage is not calibrated until the end of the reset        whenever possible. Note that the system clock
cycle; therefore, the actual BOR voltage will be                    divider also affects the ADC clock.
approxiamtely 25% higher than the selected voltage. This       4. Avoid using 8051-compatible I/O mode on the I/O
can create a condition where the reset never ends (for              ports. The internal pull-up resistors will draw current
example, when selecting a 4.5V BOR voltage for a 5V                 when the outputs are low.
power supply).                                                 5. Use the delay line for Flash Memory control by
                                                                    setting the FRCM bit in the FMCON register (SFR
IDLE MODE                                                           EEh)
                                                               6. Power down peripherals when they are not needed.
Idle mode is entered by setting the IDLE bit in the Power           Refer to SFR PDCON, LVDCON, ADCON0, and
Control register (PCON, 087h). In Idle mode, the CPU,               DACCONx.
Timer0, Timer1, and USARTs are stopped, but all other
peripherals and digital pins remain active. The device can     For more information about power cunsumption
be returned to active mode via an active internal or external  considerations, refer to application report SBAA139,
interrupt. This mode is typically used for reducing power      Minimizing Power Consumption on the MSC12xx,
consumption between ADC samples.                               available for download at www.ti.com.

By configuring the device prior to entering Idle mode,
further power reductions can be achieved (while in Idle
mode). These reductions include powering down

32
         www.ti.com                                                                               MSC1211, MSC1212
                                                                                                  MSC1213, MSC1214
MEMORY MAP
                                                                                                   SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
The MSC1211/12/13/14 contain on-chip SFR, Flash
Memory, Scratchpad SRAM Memory, Boot ROM, and                         FLASH MEMORY
SRAM. The SFR registers are primarily used for control
and status. The standard 8051 features and additional                 The page size for Flash memory is 128 bytes. The
peripheral features of the MSC1211/12/13/14 are                       respective page must be erased before it can be written to,
controlled through the SFR. Reading from an undefined                 regardless of whether it is mapped to Program or Data
SFR will return zero; writing to an undefined SFR is not              Memory space. The MSC1211/12/13/14 use a memory
recommended, and will have indeterminate effects.                     addressing scheme that separates Program Memory
                                                                      (FLASH/ROM) from Data Memory (FLASH/RAM). Each
Flash Memory is used for both Program Memory and Data                 area is 64kB beginning at address 0000h and ending at
Memory. The user has the ability to select the partition size         FFFFh, as shown in Figure 20. The program and data
of Program and Data Memory. The partition size is set                 segments can overlap since they are accessed in different
through hardware configuration bits, which are                        ways. Program Memory is fetched by the microcontroller
programmed through either the parallel or serial                      automatically. There is one instruction (MOVC) that is
programming methods. Both Program and Data Flash                      used to explicitly read the program area. This instruction
Memory are erasable and writable (programmable) in User               is commonly used to read lookup tables. The Data Memory
Application mode (UAM). However, program execution                    area is accessed explicitly using the MOVX instruction.
can only occur from Program Memory. As an added                       This instruction provides multiple ways of specifying the
precaution, a lock feature can be activated through the               target address. It is also used to access the 64kB of Data
hardware configuration bits, which disables erase and                 Memory. The address and data range of devices with
writes to 4kB of Program Flash Memory or the entire                   on-chip Program and Data Memory overlap the 64kB
Program Flash Memory in UAM.                                          memory space. When on-chip memory is enabled,
                                                                      accessing memory in the on-chip range will cause the
The MSC1211/12/13/14 include 1kB of SRAM on-chip.                     device to access internal memory. Memory accesses
SRAM starts at address 0 and is accessed through the                  beyond the internal range will be addressed externally via
MOVX instruction. This SRAM can also be located to start              Ports 0 and 2.
at 8400h and can be accessed as both Program and Data
Memory.                                                               The MSC1211/12/13/14 have two hardware configuration
                                                                      registers (HCR0 and HCR1) that are programmable only
                                                                      during Flash Memory Programming mode.

           Program                                             Data
           Memory                                            Memory

Select in                                  FFFFh                                 FFFFh
   HCR0    2k Internal Boot ROM

                                           F800h

           External            Mapped to Both                   External                                    Configuration         Flash       User
           Program             Memory Spaces                       Data                                         Memory       Programming  Application
           Memory              (von Neumann)
                                                                Memory                                                            Mode       Mode
Select in                                                                                                                       Address   Address(1)
   MCON                                                      1k RAM or External
           1k RAM or External  8800h                                             8800h                      UAM: Read Only   807Fh        7Fh
            External Memory    8400h                                             83FFh, 33k (Y5)
                               7FFFh, 32k (Y5)                                                              FPM: Read/Write

                                                                                                                             8079h        79h

                               3FFFh, 16k (Y4)    Select in  On-Chip             43FFh, 17k (Y4)            UAM: Read Only
                               1FFFh, 8k (Y3)        MCON      Flash             23FFh, 9k (Y3)
           On-Chip                                                                                          FPM: Read Only
             Flash
                                                                                                                             8070h        70h

                                                                                                            UAM: Read Only

                                                                                            13FFh, 5k (Y2)  FPM: Read/Write
                                                                                            03FFh, 1k
                               0FFFh, 4k (Y2)                1k RAM or External                                              8000h        00h
                               0000h, 0k
                                                                                                            NOTE: (1) Can be accessed using CADDR
                                                                                                            or the faddr_data_read Boot ROM routine.

                                                             Figure 20. Memory Map

                                                                                                                                                      33
MSC1211, MSC1212
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007                                                                                                          www.ti.com

The MSC1211/12/13/14 allow the user to partition the                 It is important to note that the Flash Memory is readable
Flash Memory between Program Memory and Data                         and writable by the user through the MOVX instruction
Memory. For instance, the MSC1213Y5 contains 32kB of                 when configured as either Program or Data Memory (via
Flash Memory on-chip. Through the hardware                           the MXWS bit in the MWS SFR 8Fh). This flexibility means
configuration registers, the user can define the partition           that the device can be partitioned for maximum Flash
between Program Memory (PM) and Data Memory (DM),                    Program Memory size (no Flash Data Memory) and Flash
as shown in Table 4 and Table 5. The MSC1211/12/13/14                Program Memory can be used as Flash Data Memory.
families offer four memory configurations.                           However, this configuration may lead to undesirable
                                                                     behavior if the PC points to an area of Flash Program
    Table 4. MSC1211/12/13/14 Flash Partitioning                     Memory that is being used for data storage. Therefore, it
                                                                     is recommended to use Flash partitioning when Flash
HCR0       MSC121xY2 MSC121xY3 MSC121xY4 MSC121xY5                   Memory is used for data storage. Flash partitioning
                                                                     prohibits execution of code from Data Flash Memory.
DFSEL      PM DM PM DM PM DM PM DM                                   Additionally, the Program Memory erase/write can be
                                                                     disabled through hardware configuration bits (HCR0),
000        0kB 4kB 0kB 8kB 0kB 16kB 0kB 32kB                         while still providing access (read/write/erase) to Data
                                                                     Flash Memory.
001        0kB 4kB 0kB 8kB 0kB 16kB 0kB 32kB
                                                                     The effect of memory mapping on Program and Data
010        0kB 4kB 0kB 8kB 0kB 16kB 16kB 16kB                        Memory is straightforward. The Program Memory is
                                                                     decreased in size from the top of internal Program
011        0kB 4kB 0kB 8kB 8kB 8kB 24kB 8kB                          Memory. Therefore, for example, if the MSC1213Y5 is
                                                                     partitioned with 31kB of Flash Program Memory and 1kB
100        0kB 4kB 4kB 4kB 12kB 4kB 28kB 4kB                         of Flash Data Memory, external Program Memory
                                                                     execution will begin at 7C00h (versus 8000h for 32kB).
101        2kB 2kB 6kB 2kB 14kB 2kB 30kB 2kB                         The Flash Data Memory is added on top of the SRAM
                                                                     memory. Thus, access to Data Memory (through MOVX)
110        3kB 1kB 7kB 1kB 15kB 1kB 31kB 1kB                         will access SRAM for addresses 0000h-03FFh and
                                                                     access Flash Memory for addresses 0400h-07FFh.
111 (default) 4kB 0kB 8kB 0kB 16kB 0kB 32kB 0kB
                                                                     Data Memory
NOTE: When a 0kB Program Memory configuration is selected, program
execution is external.                                               The MSC1211/12/13/14 can address 64kB of Data
                                                                     Memory. Scratchpad Memory provides 256 bytes in
     Table 5. MSC1211/12/13/14 Flash Memory                          addition to the 64kB of Data Memory. The MOVX
                          Partitioning                               instruction is used to access the Data SRAM Memory. This
                                                                     includes 1024 bytes of on-chip Data SRAM Memory. The
HCR0       MSC121xY2 MSC121xY3 MSC121xY4 MSC121xY5                   data bus values do not appear on Port 0 (during data bus
                                                                     timing) for internal memory access.
DFSEL      PM DM PM DM PM DM PM DM
                                                                     The MSC1211/12/13/14 also have on-chip Flash Data
000        0000 0400- 0000 0400- 0000 0400- 0000 0400-               Memory which is readable and writable (depending on
                                                                     Memory Write Select register) during normal operation (full
                 13FF        23FF        43FF        83FF            VDD range). This memory is mapped into the external Data
                                                                     Memory space directly above the SRAM.
001        0000 0400- 0000 0400- 0000 0400- 0000 0400-
                                                                     The MOVX instruction is used to write to Flash Memory.
                 13FF        23FF        43FF        83FF            Flash Memory must be erased before it can be written.
                                                                     Flash Memory is erased in 128 byte pages.
010        0000 0400- 0000 0400- 0000 0400- 0000- 0400-

                 13FF        23FF        43FF 3FFF 43FF

011        0000 0400- 0000 0400- 0000- 0400- 0000- 0400-

                 13FF        23FF 1FFF 23FF 5FFF 23FF

100        0000 0400- 0000- 0400- 0000- 0400- 0000- 0400-

                 13FF 0FFF 13FF 2FFF 13FF 6FFF 13FF

101        0000- 0400- 0000- 0400- 0000- 0400- 0000- 0400-

           07FF 0BFF 17FF 0BFF 37FF 0BFF 77FF 0BFF

110        0000- 0400- 0000- 0400- 0000- 0400- 0000- 0400-

           0BFF 07FF 1BFF 07FF 3BFF 07FF 7BFF 07FF

111        0000- - - 0000- - - 0000- - - 0000- - -
(default)
           0FFF        1FFF        3FFF        7FFF

NOTE: Program Memory accesses above the highest listed address will
access external Program Memory.

34
www.ti.com                                                                      MSC1211, MSC1212
                                                                                MSC1213, MSC1214

                                                                   SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

CONFIGURATION MEMORY                                               255                      FFh 255                    FFh

The MSC121x Configuration Memory consists of 128 bytes.                           Indirect           Direct
In UAM, all Configuration Memory is readable using the                             RAM
faddr_data_read Boot ROM routine, and the CADDR and                                                  Special Function
CDATA registers. In UAM, however, none of the                      128
Configuration Memory is writable.                                  127                      80h 128  Registers

In serial or parallel programming mode, all Configuration                         Direct                               80h
Memory is readable. Most locations are also writable, except                       RAM
for addresses 8070h through 8079h, which are read-only.               0                     7Fh      SFR Registers

The two hardware configuration registers reside in                            Scratchpad    00h
configuration memory at 807Eh (HCR1) and 807Fh (HCR0).                            RAM

Figure 21 shows the configuration register mapping for                               Figure 22. Register Map
programming mode and UAM. Note that reading/writing
configuration memory in Flash Programming mode (FPM)               SFRs are accessed directly between 80h and FFh (128 to
requires 16-bit addressing; whereas, reading                       255). The RAM locations between 128 and 255 can be
configuration memory in User Application mode (UAM)                reached through an indirect reference to those locations.
requires only 8-bit addressing.                                    Scratchpad RAM is available for general-purpose data
                                                                   storage. It is commonly used in place of off-chip RAM
           Flash             HCR0      User                        when the total data contents are small. When off-chip RAM
Programming                  HCR1      Application                 is needed, the Scratchpad area will still provide the fastest
                                       Mode                        general-purpose access. Within the 256 bytes of RAM,
           Mode     Read-Only in Both  (Read-Only)                 there are several special-purpose areas.
                      FPM and UAM
            0807Fh                     7Fh                         Bit Addressable Locations
           0807Eh                      7Fh
            08079h                     79h                         In addition to direct register access, some individual bits
                                                                   are also accessible. These are individually addressable
            08070h                     70h                         bits in both the RAM and SFR area. In the Scratchpad
                                                                   RAM area, registers 20h to 2Fh are bit addressable. This
08000h                                 00h UAM Address             provides 128 (16 ? 8) individual bits available to software.
                                                                   A bit access is distinguished from a full-register access by
NOTE: All Configuration Memory is R/W in programming mode, except  the type of instruction. In the SFR area, any register
addresses 8070h-8079h, which are read-only. All Configuration      location ending in a 0 or 8 is bit addressable. Figure 23
Memory is read-only in UAM.                                        shows details of the on-chip RAM addressing including the
                                                                   locations of individual RAM bits.
Figure 21. Configuration Memory Mapping for
           Programming Mode and UAM                                Working Registers

REGISTER MAP                                                       As part of the lower 128 bytes of RAM, there are four banks
                                                                   of Working Registers, as shown in Figure 23. The Working
Figure 22 illustrates the Register Map. It is entirely             Registers are general-purpose RAM locations that can be
separate from the Program and Data Memory areas                    addressed in a special way. They are designated R0
discussed previously. A separate class of instructions is          through R7. Since there are four banks, the currently
used to access the registers. There are 256 potential              selected bank will be used by any instruction using
register locations. In practice, the MSC1211/12/13/14              R0--R7. This design allows software to change context by
have 256 bytes of Scratchpad RAM and up to 128 SFRs.               simply switching banks. Bank access is controlled via the
                                                                   Program Status Word register (PSW; 0D0h) in the SFR
This is possible, since the upper 128 Scratchpad RAM               area described below. Registers R0 and R1 also allow
locations can only be accessed indirectly. Thus, a direct          their contents to be used for indirect addressing of the
reference to one of the upper 128 locations must be an             upper 128 bytes of RAM.
SFR access. Direct RAM is reached at locations 0 to 7Fh
(0 to 127).

                                                                                                                            35
MSC1211, MSC1212                                                                      www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

    FFh                                                                Thus, an instruction can designate the value stored in R0
                                       Indirect                        (for example) to address the upper RAM. The 16 bytes
                                        RAM                            immediately above the these registers are bit addressable.
                                                                       So any of the 128 bits in this area can be directly accessed
    7Fh                                                                using bit addressable instructions.

                                        Direct                         Stack
                                        RAM
                                                                       Another use of the Scratchpad area is for the
    2Fh 7F 7E 7D 7C 7B 7A 79 78                                        programmer's stack. This area is selected using the Stack
                                                                       Pointer (SP; 81h) SFR. Whenever a call or interrupt is
    2Eh 77 76 75 74 73 72 71 70                                        invoked, the return address is placed on the Stack. It also
                                                                       is available to the programmer for variables, etc., since the
    2Dh 6F 6E 6D 6C 6B 6A 69 68                                        Stack can be moved and there is no fixed location within
                                                                       the RAM designated as Stack. The Stack Pointer will
    2Ch 67 66 65 64 63 62 61 60                       Bit-Addressable  default to 07h on reset. The user can then move it as
    2Bh 5F 5E 5D 5C 5B 5A 59 58                                        needed. A convenient location would be the upper RAM
    2Ah 57 56 55 54 53 52 51 50                                        area (> 7Fh) since this is only available indirectly. The SP
    29h 4F 4E 4D 4C 4B 4A 49 48                                        will point to the last used value. Therefore, the next value
    28h 47 46 45 44 43 42 41 40                                        placed on the Stack is put at SP + 1. Each PUSH or CALL
    27h 3F 3E 3D 3C 3B 3A 39 38                                        will increment the SP by the appropriate value. Each POP
                                                                       or RET will decrement as well.
    26h 37 36 35 34 33 32 31 30
                                                                       Program Memory
    25h 2F 2E 2D 2C 2B 2A 29 28
                                                                       After reset, the CPU begins execution from Program
    24h 27 26 25 24 23 22 21 20                                        Memory location 0000h. The selection of where Program
                                                                       Memory execution begins is made by tying the EA pin to
    23h 1F 1E 1D 1C 1B 1A 19 18                                        DVDD for internal access, or DGND for external access.
                                                                       When EA is tied to DVDD, any PC fetches outside the
    22h 17 16 15 14 13 12 11 10                                        internal Program Memory address occur from external
                                                                       memory. If EA is tied to DGND, then all PC fetches
    21h 0F 0E 0D 0C 0B 0A 09 08                                        address external memory. Table 6 shows the standard
                                                                       internal Program Memory size for MSC1211/12/13/14
       20h  07 06 05 04 03 02 01 00                                    family members. If enabled the Boot ROM will appear from
       1Fh                          Bank 3                             address F800h to FFFFh.
       18h                          Bank 2
       17h                          Bank 1                             Table 6. MSC1211/12/13/14 Maximum Internal
                                    Bank 0                                            Program Memory Sizes
       10h
       0Fh                                                             MODEL NUMBER           STANDARD INTERNAL
                                                                           MSC121xY5  PROGRAM MEMORY SIZE (BYTES)
       08h                                                                 MSC121xY4
       07h                                                                 MSC121xY3                        32k
                                                                           MSC121xY2                        16k
    0000h                                                                                                    8k
                                                                                                             4k
            MSB                                  LSB

    Figure 23. Scratchpad Register Addressing

36
         www.ti.com                                                                        MSC1211, MSC1212
                                                                                           MSC1213, MSC1214
ACCESSING EXTERNAL MEMORY
                                                                                            SBAS323G - JUNE 2004 - REVISED OCTOBER 2007
If external memory is used, P0 and P2 must be configured
as address and data lines. If external memory is not used, P0  The functions of Port 0 and Port 2 are selected in HCR1.
and P2 can be configured as general-purpose I/O lines          (Hardware configuration registers can only be changed
through the hardware configuration register (HCR0, HCR1).      during Flash Programming mode.) The default state is for
                                                               Port 0 and Port 2 to be used as general-purpose I/O. If an
To enable access to external memory, bits 0 and 1 of the       external memory access is attempted when they are
HCR1 register must be set to `0'. When these bits are          configured as general-purpose I/O, the values of Port 0
enabled all memory accesses for both internal and              and Port 2 will not be affected.
external memory will appear on Ports 0 and 2. During the
data portion of the cycle for internal memory, Port 0 will be  External Program Memory is accessed under two conditions:
zero for security purposes.
                                                               1. Whenever signal EA is low during reset, then all future
Accesses to external memory are of two types: to external           code and data accesses are external; or
Program Memory and to external Data Memory. Accesses
to external Program Memory use signal PSEN (program            2. Whenever the Program Counter (PC) contains a
store enable) as the read strobe. Accesses to external              number that is outside of the internal Program Memory
Data Memory use RD or WR (alternate functions of P3.7               address range, if the ports are enabled.
and P3.6) to strobe the memory.
                                                               If Port 0 and Port 2 are selected for external memory, all 8
If desired, External Program Memory and external Data          bits of Port 0 and Port 2, as well as P3.6 and P3.7, are
Memory may be combined by applying the RD and PSEN             dedicated to an output function and may not be used for
signals to the inputs of an AND gate and using the output      general-purpose I/O. During external program fetches,
of the gate as the read strobe to the external Program/Data    Port 2 outputs the high byte of the PC.
Memory.
                                                               Programming Flash Memory
A program fetch from external Program Memory uses a
16-bit address. Accesses to external Data Memory can           There are four sections of Flash Memory for programming:
use either a 16-bit address (MOVX @DPTR) or an 8-bit
address (MOVX @RI).                                            1. 128 configuration bytes.

If Port 2 is selected for external memory use (HCR1, bit 0),   2. Reset sector (4kB) (not to be confused with the 2kB
it cannot be used as general-purpose I/O. This bit (or Bit          Boot ROM).
1 of HCR1) also forces bits P3.6 and P3.7 to be used for
WR and RD instead of I/O. Port 2, P3.6, and P3.7 should        3. Program Memory.
all be written to `1.'
                                                               4. Data Memory.
If an 8-bit address is being used (MOVX @RI), the contents
of the MPAGE (92h) SFR remain at the Port 2 pins               Boot ROM
throughout the external memory cycle, which facilitates
paging.                                                        There is a 2kB Boot ROM that controls operation during
                                                               serial or parallel programming. Additionally, the Boot ROM
In any case, the low byte of the address is time-multiplexed   routines can be accessed during the user mode if it is
with the data byte on Port 0. The ADDR/DATA signals use        enabled. When enabled, the Boot ROM routines will be
CMOS drivers in the Port 0, Port 2, WR, and RD output          located at memory addresses F800h-FFFFh during user
buffers. Thus, in this application, the Port 0 pins are not    mode. In program mode the Boot ROM is located in the first
open-drain outputs, and do not require external pull-ups for   2kB of Program Memory. For additional information, refer
high-speed access. Signal ALE (Address Latch Enable)           to Application Note SBAA085, available for download from
should be used to capture the address byte into an external    the TI web site (www.ti.com).
latch. The address byte is valid at the negative transition
of ALE. Then, in a write cycle, the data byte to be written    The MSC1211/12/13/14 are shipped with Flash Memory
appears on Port 0 just before WR is activated, and remains     erased (all 1s). Parallel programming methods typically
there until after WR is deactivated. In a read cycle, the      involve a third-party programmer. Serial programming
incoming byte is accepted at Port 0 just before the read       methods typically involve in-system programming. UAM
strobe is deactivated.                                         allows Code Program and Data Memory programming.
                                                               The actual code for Flash programming cannot execute
                                                               from Flash. That code must execute from the Boot ROM
                                                               or internal (von Neumann) RAM.

                                                               37
MSC1211, MSC1212                                                                                                 www.ti.com
MSC1213, MSC1214
                                                                        MSC1211/12/13/14           PSEL             HOST
SBAS323G - JUNE 2004 - REVISED OCTOBER 2007                                              P2[7]  AddrHi[6:0]
                                                                                                AddrLo[7:0]          Flash
Flash Programming Mode                                                                           Data[7:0]       Programmer
                                                                                                 Cmd[2:0]
There are two programming modes: parallel and serial.         NC           P2[6:0]
The programming mode is selected by the state of the ALE             PSEN  P1[7:0]                   Req
and PSEN signals during reset (BOR, WDT, software, or                                                Ack
POR). Serial programming mode is selected with PSEN =                                P0[7:0]        Pass
0 and ALE = 1. Parallel programming mode is selected                    ALE                         RST
with PSEN = 1 and ALE = 0, as shown in Figure 24. If they                                           CLK
are both high, the MSC1211/12/13/14 will operate in User                             P3[7:5]
Application mode. For both signals, low is a reserved
mode and is not defined. Programming mode is exited with                             P3[4]
a reset and the normal mode selected.
                                                                                     P3[3]
Figure 25 shows the serial programming conection.
                                                                                     P3[2]
Serial programming mode works through USART0, and
has special protocols. Table 7 describes these protocols,                            RST
which are discussed at length in Application Note
SBAA076 (available for download at www.ti.com). The                                  XIN
serial programming mode works at a maximum baud rate
determined by fOSC.

                                                              Figure 24. Parallel Programming Configuration

    Reset Circuit (or VDD)               MSC121x
                                    RST                 DVDD

                   PSEN                  Serial               P3.1 TXD     RS232                    Host PC
                                         Port 0               P3.0 RXD  Transceiver                     or

                                                                                                Serial Terminal

    Not Connected  ALE

    Clock Source   XIN

                   NOTE: Serial programming is selected with PSEN = 0 and ALE = 1 or open.

                   Figure 25. Serial Programming Connection

38
www.ti.com                                                                                           MSC1211, MSC1212
                                                                                                     MSC1213, MSC1214

                                                                                        SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                              Table 7. MSC121x Boot ROM Routines

ADDRESS      ROUTINE                            C DECLARATIONS                          DESCRIPTION
   FFD5      put_string                void put_string (char code *string);               Output string
   FFD7     page_erase        char page_erase (int faddr, char fdata, char fdm);
                                                                                        Erase flash page

FFD9           write_flash          Assembly only; DPTR = address, R5 = data                      Fast flash write
FFDB        write_flash_chk   char write_flash_chk (int faddr, char fdata, char fdm);         Write flash byte, verify
FFDD        write_flash_byte  char write_flash_byte (int faddr, char fdata, char fdm);
FFDF        faddr_data_read                                                                       Write flash byte
FFE1        data_x_c_read                 char faddr_data_read (char faddr);            Read HW config byte from addr
FFE3                                  char data_x_c_read (int faddr, char fdm);
FFE5             tx_byte                                                                    Read xdata or code byte
                  tx_hex                            void tx_byte (char);                      Send byte to USART0
                                                    void tx_hex (char);
                                                                                          Send hex value to USART0

FFE7        putok             void putok (void);                                                      Send "OK" to USART0
                                                                                                     Read byte from USART0
FFE9        rx_byte           char rx_byte (void);                                              Read and echo byte on USART0
                                                                                                Read and echo hex on USART0
FFEB        rx_byte_echo      char rx_byte_echo (void);                                       Read int as hex and echo: USART0
                                                                                        Read int reversed as hex and echo: USART0
FFED        rx_hex_echo       int rx_hex_echo (void);                                               Set baud with received CR
                                                                                                   Output 4 spaces to USART0
FFEF        rx_hex_int_echo   int rx_hex_int_echo (void);                                          Output 3 spaces to USART0
                                                                                                   Output 2 spaces to USART0
FFF1        rx_hex_rev_echo   int rx_hex_rev_echo (void);                                          Output 1 space to USART0
                                                                                                    Output CR, LF to USART0
FFF3        autobaud          void autobaud (void);
                                                                                                            See SBAA076
FFF5        putspace4         void putspace4 (void);                                          Push registers and call cmd_parser

FFF7        putspace3         void putspace3 (void);

FFF9        putspace2         void putspace2 (void);

FFFB        putspace1         void putspace1 (void);

FFFB        putcr             void putcr (void);

F97D(1)     cmd_parse         void cmd_parser (void);

FD3B(1)     monitor_isr       void monitor_isr ( ) interrupt 6

(1) These addresses only relate to version 1.0 of the MSC1211/12/13/14 Boot ROM.

                                                                                                                        39
MSC1211, MSC1212                                                                                                                              www.ti.com
MSC1213, MSC1214
                                                              (except that nine interrupts share the Auxiliary Interrupt
SBAS323G - JUNE 2004 - REVISED OCTOBER 2007                   (AI) at the highest priority). In addition, interrupts can be
                                                              globally enabled or disabled. The interrupt structure is
INTERRUPTS                                                    compatible with the original 8051 family. All of the standard
                                                              interrupts are available.
The MSC1211/12/13/14 use a three-priority interrupt
system. As shown in Table 8, each interrupt source has an
independent priority bit, flag, interrupt vector, and enable

                                       Table 8. Interrupt Summary

                            INTERRUPT                                                                                 PRIORITY
                                                                                                                      CONTROL
INTERRUPT/EVENT             ADDR NUM   PRIORITY                              FLAG                     ENABLE
DVDD Low Voltage/HW Break-                 High                                                  EDLVB (AIE.0)(1)          N/A
point                       33h  6                            EDLVB (AIE.0 or AIPOL.0)(1)(2)    EBP (BPCON.0)(1)
AVDD Low Voltage                                                     EBP (BPCON.7)(1)             EALV (AIE.1)(1)          N/A
SPI Receive / I2C(3)                                                                          ESPIR/EI2C (AIE.2)(1)        N/A
SPI Transmit                33h  6     0                      EALV (AIE.1 or AIPOL.1)(1)(2)      ESPIT (AIE.3)(1)          N/A
Milliseconds Timer                                                                              EMSEC (AIE.4)(1)           N/A
ADC                         33h  6     0         ESPIR/EI2C (AIE.2 or AIPOL.2)(1)(2)              EADC (AIE.5)(1)          N/A
Summation Register                                                                               ESUM (AIE.6)(1)           N/A
Seconds Timer               33h  6     0                      ESPIT (AIE.3 or AIPOL.3)(1)(2)      ESEC (AIE.7)(1)          N/A
External Interrupt 0                                                                                                   PX0 (IP.0)
Timer 0 Overflow            33h  6     0         EMSEC (AIE.4 or AIPOL.4)(1)(2)                     EX0 (IE.0)(6)      PT0 (IP.1)
External Interrupt 1                                                                                ET1 (IE.1)(6)      PX1 (IP.2)
Timer 1 Overflow            33h  6     0                      EADC (AIE.5 or AIPOL.5)(1)(2)         EX1 (IE.2)(6)      PT1 (IP.3)
Serial Port 0                                                                                       ET1 (IE.3)(6)      PS0 (IP.4)
                            33h  6     0                      ESUM (AIE.6 or AIPOL.6)(1)(2)         ES0 (IE.4)(6)
Timer 2 Overflow                                                                                                       PT2 (IP.5)
Serial Port 1               33h  6     0                      ESEC (AIE.7 or AIPOL.7)(1)(2)         ET2 (IE.5)(6)      PS1 (IP.6)
                                                                                                    ES1 (IE.6)(6)
External Interrupt 2        03h  0     1                      IE0 (TCON.1)(4)                                         PX2 (EIP.0)
External Interrupt 3                                                                               EX2 (EIE.0)(6)     PX3 (EIP.1)
External Interrupt 4        0Bh  1     2                      TF0 (TCON.5)(5)                      EX3 (EIE.1)(6)     PX4 (EIP.2)
External Interrupt 5                                                                               EX4 (EIE.2)(6)     PX5 (EIP.3)
Watchdog                    13h  2     3                      IE1 (TCON.3)(4)                      EX5 (EIE.3)(6)    PWDI (EIP.4)
                                                                                                  EWDI (EIE.4)(6)
                            0Bh  3     4                      TF1 (TCON.7)(5)

                            23h  4     5                      RI_0 (SCON0.0)

                                                              TI_0 (SCON0.1)

                            2Bh  5     6                      TF2 (T2CON.7)

                            3Bh  7     7                      RI_1 (SCON1.0)

                                                              TI_1 (SCON1.1)

                            43h  8     8                      IE2 (EXIF.4)(4)

                            4Bh  9     9                      IE3 (EXIF.5)(4)

                            53h  10    10                     IE4 (EXIF.6)(4)

                            5Bh  11    11                     IE5 (EXIF.7)(4)

                            63h  12    12                     WDTI (EICON.3)

                                       Low

(1) These interrupts set the AI flag (EICON.4) and are enabled by EAI (EICON.5).
(2) For AIPOL.RDSEL = 1, reading AIPOL register gives current value of Auxiliary interrupts before masking. Reading AIE register gives value of

    AIE register contents.

    For AIPOL.RDSEL = 0, Reading AIPOL register gives value of AIE register contents. Reading AIE register gives current value of Auxiliary

    interrupts before masking.
(3) I2C is only available on the MSC1211 and MSC1213.
(4) If edge-triggered, cleared automatically by hardware on interrupt service routine vector. For EX0 or EX1, if level-triggered, the flag follows the

    state of the pin.
(5) Cleared automatically by hardware when interrupt vector occurs.
(6) Globally enabled by EA (IE.7).

40
       www.ti.com                                                                       MSC1211, MSC1212
                                                                                        MSC1213, MSC1214

                                                                           SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

Hardware Configuration Register 0 (HCR0)--Accessed Using SFR Registers CADDR and CDATA.

CADDR 7Fh           bit 7  bit 6  bit 5        bit 4                bit 3    bit 2    bit 1    bit 0
                   EPMA    PML    RSL          EBR                 EWDR    DFSEL2   DFSEL1   DFSEL0

       NOTE: HCR0 is programmable only in Flash Programming mode, but can be read in User Application mode using the
       CADDR and CDATA SFRs or the faddr_data_read Boot ROM routine.

EPMA       Enable Programming Memory Access (Security Bit).
bit 7      0: After reset in programming modes, Flash Memory can only be accessed in UAM until a mass erase is done.
           1: Fully Accessible (default)

PML        Program Memory Lock (PML has priority over RSL).
bit 6      0: Enable writing to Program Memory in UAM.
           1: Disable writing to Program Memory in UAM (default).

RSL        Reset Sector Lock. The reset sector can be used to provide another method of Flash Memory programming, which
bit 5      allows Program Memory updates without changing the jumpers for in-circuit code updates or program development.
           The code in this boot sector would then provide the monitor and programming routines with the ability to jump into
           the main Flash code when programming is finished.

           0: Enable Reset Sector Writing

           1: Enable Read-Only Mode for Reset Sector (4kB) (default)

EBR        Enable Boot ROM. Boot ROM is 2kB of code located in ROM, not to be confused with the 4kB Boot Sector located
bit 4      in Flash Memory.
           0: Disable Internal Boot ROM
           1: Enable Internal Boot ROM (default)

EWDR       Enable Watchdog Reset.
bit 3      0: Disable Watchdog Reset
           1: Enable Watchdog Reset (default)

DFSEL1-0   Data Flash Memory Size (see Table 4 and Table 5).
bits 2-0   000: Reserved
           001: 32kB, 16kB, 8kB, or 4kB Data Flash Memory
           010: 16kB, 8kB, or 4kB Data Flash Memory
           011: 8kB or 4kB Data Flash Memory
           100: 4kB Data Flash Memory
           101: 2kB Data Flash Memory
           110: 1kB Data Flash Memory
           111: No Data Flash Memory (default)

                                                                                                                      41
MSC1211, MSC1212
MSC1213, MSC1214

                                                                                                        www.ti.com

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

Hardware Configuration Register 1 (HCR1)

    CADDR 7Eh     bit 7     bit 6               bit 5     bit 4  bit 3                    bit 2  bit 1   bit 0
               DBLSEL1   DBLSEL0             ABLSEL1   ABLSEL0   DAB                      DDB    EGP0   EGP23

    NOTE: HCR1 is programmable only in Flash Programming mode, but can be read in User Application mode using the
    CADDR and CDATA SFRs or the faddr_data_read Boot ROM routine.

DBLSEL         Digital Supply Brownout Level Select
bits 7-6       00: 4.5V
               01: 4.2V
               10: 2.7V
               11: 2.5V (default)

ABLSEL         Analog Supply Brownout Level Select
bits 5-4       00: 4.5V
               01: 4.2V
               10: 2.7V
               11: 2.5V (default)

DAB            Disable Analog Power-Supply Brownout Reset
bit 3          0: Enable Analog Brownout Reset
               1: Disable Analog Brownout Reset (default)

DDB            Disable Digital Power-Supply Brownout Reset
bit 2          0: Enable Digital Brownout Reset
               1: Disable Digital Brownout Reset (default)

EGP0           Enable General-Purpose I/O for Port 0
bit 1          0: Port 0 is Used for External Memory, P3.6 and P3.7 Used for WR and RD.
               1: Port 0 is Used as General-Purpose I/O (default)

EGP23          Enable General-Purpose I/O for Ports 2 and 3
bit 0          0: Port 2 is Used for External Memory, P3.6 and P3.7. Used for WR and RD.
               1: Port 2 and Port3 are Used as General-Purpose I/O (default)

Configuration Memory Programming
Hardware Configuration Memory can be changed only in Serial Flash Programming mode or Parallel Programming mode.

42
      www.ti.com                                                                               MSC1211, MSC1212
                                                                                               MSC1213, MSC1214

                                                                                  SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                                             Table 9. Special Function Registers

                  NOTE: (Boldface are in addition to standard 8051 registers, and unique to the MSC1211/12/13/14).

ADDRESS REGISTER BIT 7     BIT 6   BIT 5   BIT 4                 BIT 3       BIT 2   BIT 1    BIT 0                 RESET VALUE
                                                                                                                           FFh
80h   P0           P0.7    P0.6    P0.5    P0.4                  P0.3        P0.2    P0.1     P0.0                         07h
                                                                                                                           00h
81h   SP                                                                                                                   00h
                                                                                                                           00h
82h   DPL0                                                                                                                 00h
                                                                                                                           00h
83h   DPH0                                                                                                                 30h
                                                                                                                           00h
84h   DPL1                                                                                                                 00h

85h   DPH1                                                                                                                 00h
                                                                                                                           00h
86h   DPS          0       0       0       0                     0           0       0        SEL                          00h
                                                                                                                           00h
87h   PCON         SMOD    0       1       1                     GF1         GF0     STOP     IDLE                         01h
                                                                                                                           00h
88h   TCON         TF1     TR1     TF0     TR0                   IE1         IT1     IE0      IT0                          FFh

89h   TMOD              ---------------Timer 1---------------         ---------------Timer 0---------------                08h
                                                                                                                           08h
                   GATE    C/T     M1      M0                    GATE        C/T     M1       M0                           00h
                                                                                                                           00h
8Ah   TL0                                                                                                                  00h
                                                                                                                           00h
8Bh   TL1
                                                                                                                           00h
8Ch   TH0                                                                                                                  00h
                                                                                                                           00h
8Dh   TH1
                                                                                                                           00h
8Eh   CKCON        0       0       T2M     T1M                   T0M         MD2     MD1      MD0
                                                                                                                           00h
8Fh   MWS          0       0       0       0                     0           0       0        MXWS
                                                                                                                           00h
90h   P1           P1.7    P1.6    P1.5    P1.4                  P1.3        P1.2    P1.1     P1.0
                                                                 TXD1        RXD1    T2EX     T2                           80h
                   INT5/SCK/SCL INT4/MISO/SDA INT3/MOSI INT2/SS
                                                                                                                           80h
91h   EXIF         IE5     IE4     IE3     IE2                   1           0       0        0                            FFh
                                                                                                                           00h
92h   MPAGE                                                                                                                00h

93hv  CADDR                                                                                                                00h
94h   CDATA
                                                                                                                           00h
95h   MCON         BPSEL   0       0                                                          RAMMAP

96h

97h

98h   SCON0        SM0_0   SM1_0   SM2_0   REN_0                 TB8_0       RB8_0   TI_0     RI_0

99h   SBUF0

9Ah   SPICON       SCK2    SCK1    SCK0    FIFO                  ORDER       MSTR    CPHA     CPOL
      I2CCON(1) START
                           STOP    ACK     0                     FAST        MSTR    SCLA     FILEN

9Bh   SPIDATA
      I2CDATA(1)

9Ch   SPIRCON RXCNT7 RXCNT6 RXCNT5 RXCNT4 RXCNT3 RXCNT2 RXCNT1 RXCNT0
      I2CGM(1) RXFLUSH
                                                                             RXIRQ2  RXIRQ1   RXIRQ0

                   GCMEN

9Dh   SPITCON TXCNT7 TXCNT6 TXCNT5 TXCNT4 TXCNT3 TXCNT2 TXCNT1 TXCNT0
      I2CSTAT(1) TXFLUSH
                                   CLK_EN DRV_DLY DRV_EN TXIRQ2                      TXIRQ1   TXIRQ0

                   STAT7   STAT5   STAT5   STAT4                 STAT3       0       0        0

                   SCKD7/SAE SCKD6/SA6 SCKD5/SA5 SCKD4/SA4 SCKD3/SA3 SCKD2/SA2 SCKD1/SA1 SCKD0/SA0

9Eh   SPISTART 1
      I2CSTART(1)

9Fh   SPIEND       1

A0h   P2           P2.7    P2.6    P2.5    P2.4                  P2.3        P2.2    P2.1     P2.0

A1h   PWMCON                       PPOL    PWMSEL SPDSEL TPCNTL2 TPCNTL1 TPCNTL0

A2h   PWMLOW PWM7          PWM6    PWM5    PWM4                  PWM3        PWM2    PWM1     PWM0

      TONELOW TDIV7        TDIV6   TDIV5   TDIV4                 TDIV3       TDIV2   TDIV1    TDIV0

A3h   PWMHI        PWM15   PWM14   PWM13   PWM12                 PWM11       PWM10   PWM9     PWM8

      TONEHI       TDIV15  TDIV14  TDIV13  TDIV12                TDIV11      TDIV10  TDIV9    TDIV8

A4h   AIPOL        ESEC    ESUM    EADC    EMSEC                 ESPIT       ESPIR/EI2C EALV  EDLVB

                                                                                              RDSEL

(1) I2C is only available on the MSC1211 and MSC1213.
(2) Applies to MSC1211 and MSC1213 only. See HWPC0 for MSC1212 and MSC1214.
(3) Applies to the MSC1211 and MSC1212. See HWPC1 for MSC1213 and MSC1214.

                                                                                                                    43
MSC1211, MSC1212                                                                                               www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                               Table 9. Special Function Registers (continued)

             NOTE: (Boldface are in addition to standard 8051 registers, and unique to the MSC1211/12/13/14).

ADDRESS REGISTER BIT 7  BIT 6                BIT 5  BIT 4  BIT 3             BIT 2       BIT 1   BIT 0         RESET VALUE
                                                                             PAI2        PAI1    PAI0                 00h
A5h  PAI     0          0                    0      0      PAI3              ESPIR/EI2C  EALV    EDLVB                00h
                                                                             SPIR/I2CSI  ALVD    DLVD                 00h
A6h  AIE     ESEC       ESUM                 EADC   EMSEC  ESPIT             EX1         ET0     EX0                  00h
                                                                             0           PMSEL   EBP                  00h
A7h  AISTAT  SEC        SUM                  ADC    MSEC   SPIT
                                                                                                 P00L                 00h
A8h  IE      EA         ES1                  ET2    ES0    ET1                                   P04L                 00h
                                                                                                 P10L                 00h
A9h  BPCON   BP         0                    0      0      0                                     P14L                 00h
                                                                                                 P3.0                 FFh
AAh  BPL                                                                                         RXD0                 00h
                                                                                                 P20L                 00h
ABh  BPH                                                                                         P24L                 00h
                                                                                                 P30L                 00h
ACh  P0DDRL  P03H       P03L                 P02H   P02L   P01H              P01L        P00H    P30L
                                                                             P05L        P04H                         00h
ADh  P0DDRH P07H        P07L                 P06H   P06L   P05H              P11L        P10H    DSEL0                80h
                                                                             P15L        P14H    PX0
AEh  P1DDRL  P13H       P13L                 P12H   P12L   P11H              P3.2        P3.1                         00h
                                                                             INT0        TXD0    RI_1                 00h
AFh  P1DDRH P17H        P17L                 P16H   P16L   P15H              P21L        P20H
                                                                             P25L        P24H    EWUEX0               00h
B0h  P3      P3.7       P3.6                 P3.5   P3.4   P3.3              P31L        P30H    DIV0                 00h
             RD         WR                   T1     T0     INT1              P31L        P30H    CP/RL2               00h

B1h  P2DDRL  P23H       P23L                 P22H   P22L   P21H                                  P                    00h
                                                                                                 LSB                  00h
B2h  P2DDRH P27H        P27L                 P26H   P26L   P25H                                                       00h
                                                                                                                      00h
B3h  P3DDRL  P33H       P33L                 P32H   P32L   P31H
                                                                                                                      00h
B4h  P3DDRH P37H        P33L                 P32H   P32L   P31H                                                       00h

B5h  DACL

B6h  DACH

B7h  DACSEL DSEL7       DSEL6                DSEL5  DSEL4  DSEL3             DSEL2       DSEL1
                                                                             PX1         PT0
B8h  IP      1          PS1                  PT2    PS0    PT1

B9h

BAh

BBh

BCh

BDh

BEh

BFh

C0h  SCON1   SM0_1      SM1_1                SM2_1  REN_1  TB8_1             RB8_1       TI_1

C1h  SBUF1

C2h

C3h

C4h

C5h

C6h  EWU                                                                     EWUWDT      EWUEX1
                                                                             DIV2        DIV1
C7h  SYSCLK 0           0                    DIVMOD1 DIVMOD0 0               TR2         C/T2

C8h  T2CON   TF2        EXF2                 RCLK   TCLK   EXEN2

C9h

CAh  RCAP2L

CBh  RCAP2H

CCh  TL2

CDh  TH2

CEh

CFh

D0h  PSW     CY         AC                   F0     RS1    RS0               OV          F1

D1h  OCL

(1) I2C is only available on the MSC1211 and MSC1213.
(2) Applies to MSC1211 and MSC1213 only. See HWPC0 for MSC1212 and MSC1214.
(3) Applies to the MSC1211 and MSC1212. See HWPC1 for MSC1213 and MSC1214.

44
     www.ti.com                                                                           MSC1211, MSC1212
                                                                                          MSC1213, MSC1214

                                                                             SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                                   Table 9. Special Function Registers (continued)

                 NOTE: (Boldface are in addition to standard 8051 registers, and unique to the MSC1211/12/13/14).

ADDRESS REGISTER BIT 7  BIT 6   BIT 5   BIT 4   BIT 3                        BIT 2    BIT 1    BIT 0               RESET VALUE
                                                                                                                          00h
D2h  OCM                                                                     INN2                                         00h
                                                                             0                                            54h
D3h  OCH         MSB                                                                                                      ECh
                                                                             PGA2                                         5Fh
D4h  GCL                                                                     CAL2              LSB                        01h
                                                                             DR2                                          40h
D5h  GCM                                                                     DR10                                         00h
                                                                             SHF2                                         00h
D6h  GCH         MSB                                                                                                      00h
                                                                             DLVD2                                        30h
D7h  ADMUX       INP3   INP2    INP1    INP0    INN3                         EX4      INN1     INN0
                                                                             1        0        0                    0000_0000b
D8h  EICON       SMOD1  1       EAI     AI      WDTI                         0                 LSB                        1Bh
                                                                                                                          06h
D9h  ADRESL                                                                  BUSY                                         00h
                                                                             FWR2                                         00h
DAh  ADRESM                                                                  B.2                                          00h
                                                                             PDWDT                                        00h
DBh  ADRESH MSB                                                              0                                            00h
                                                                                                                          00h
DCh  ADCON0 REFCLK BOD          EVREF   VREFH   EBUF                         FREQ2    PGA1     PGA0                       00h
                                                                             0        CAL1     CAL0                       00h
DDh  ADCON1 OF_UF       POL     SM1     SM0     --                           PX4      DR1      DR0                        E0h
                                                                             SECINT2  DR9      DR8
DEh  ADCON2 DR7         DR6     DR5     DR4     DR3                          MSINT2                                0000_01xxb(2)
                                                                             FREQ2    SHF1     SHF0                     08h(3)
DFh  ADCON3 0           0       0       0       0
                                                                             WDCNT2                                       00h
E0h  ACC                                                                                                                  00h
                                                                                                                          02h
E1h  SSCON       SSCON1 SSCON0 SCNT2    SCNT1   SCNT0                                                                     A5h
                                                                                                                          00h
E2h  SUMR0                                                                                                                7Fh
                                                                                                                          00h
E3h  SUMR1
                                                                                                                          03h
E4h  SUMR2                                                                                                                00h
                                                                                                                          E0h
E5h  SUMR3                                                                                                                7Fh
                                                                                                                          7Fh
E6h  ODAC                                                                                                                 03h
                                                                                                                          9Fh
E7h  LVDCON ALVDIS      ALVD2   ALVD1   ALVD0   DLVDIS                                DLVD1    DLVD0                      0Fh
                                                                                                                          63h
E8h  EIE         1      1       1       EWDI    EX5                                   EX3      EX2                        00h

E9h  HWPC0       0      0       0       0       0                                           MEMORY SIZE

EAh  HWPC1       0      0       0       0       1                                     0        0

EBh  HWVER

ECh  Reserved

EDh  Reserved

EEh  FMCON       0      PGERA   0       FRCM    0                                     SPM      FPM
                                                                                      FWR1     FWR0
EFh  FTCON       FER3   FER2    FER1    FER0    FWR3                                  B.1      B.0
                                                                                      PDST     PDSPI
F0h  B           B.7    B.6     B.5     B.4     B.3                                   ALE1     ALE0

F1h  PDCON       0      PDDAC   PDI2C   PDPWM PDADC

F2h  PASEL       0      0       PSEN2   PSEN1   PSEN0

F3h

F4h

F5h

F6h  ACLK        0      FREQ6   FREQ5   FREQ4   FREQ3                                 FREQ1    FREQ0
                                                                                      0        RSTREQ
F7h  SRST        0      0       0       0       0                                     PX3      PX2
                                                                                      SECINT1  SECINT0
F8h  EIP         1      1       1       PWDI    PX5                                   MSINT1   MSINT0
                                                                                      FREQ1    FREQ0
F9h  SECINT      WRT    SECINT6 SECINT5 SECINT4 SECINT3

FAh  MSINT       WRT    MSINT6  MSINT5  MSINT4  MSINT3

FBh  USEC        0      0       FREQ5   FREQ4   FREQ3

FCh  MSECL

FDh  MSECH

FEh  HMSEC

FFh  WDTCON EWDT        DWDT    RWDT    WDCNT4 WDCNT3                                 WDCNT1 WDCNT0

(1) I2C is only available on the MSC1211 and MSC1213.
(2) Applies to MSC1211 and MSC1213 only. See HWPC0 for MSC1212 and MSC1214.
(3) Applies to the MSC1211 and MSC1212. See HWPC1 for MSC1213 and MSC1214.

                                                                                                                   45
MSC1211, MSC1212                                                                                              www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                   Table 10. Special Function Register Cross Reference

SFR       ADDRESS  FUNCTIONS                        CPU  INTERRUPTS  PORTS  SERIAL  POWER      TIMER  PWM   FLASH  ADC  DAC
P0           80h   Port 0                                                   COMM.      AND  COUNTERS       MEMORY
SP           81h   Stack Pointer
DPL0         82h   Data Pointer Low 0                                               CLOCKS
DPH0         83h   Data Pointer High 0
DPL1         84h   Data Pointer Low 1                                X
DPH1         85h   Data Pointer High 1
DPS          86h   Data Pointer Select              X
PCON         87h   Power Control
TCON         88h   Timer/Counter Control            X
TMOD         89h   Timer Mode Control
TL0          8Ah   Timer0 LSB                       X
TL1          8Bh   Timer1 LSB
TH0          8Ch   Timer0 MSB                       X
TH1          8Dh   Timer1 MSB
CKCON        8Eh   Clock Control                    X
MWS          8Fh   Memory Write Select
P1           90h   Port 1                           X
EXIF         91h   External Interrupt Flag
MPAGE        92h   Memory Page                                                      X
CADDR        93h   Configuration Address
CDATA        94h   Configuration Data                                       X               X
MCON         95h   Memory Control
SCON0        98h   Serial Port 0 Control                                    X               X
SBUF0        99h   Serial Data Buffer 0
SPICON             SPI Control                                                              X
I2CCON       9Ah   I2C Control
SPIDATA            SPI Data                                                                 X
I2CDATA      9Bh   I2C Data
SPIRCON            SPI Receive Control                                                      X
I2CGM        9Ch   I2C Gen Call/Mult Master Enable
SPITCON            SPI Transmit Control                                                     X
I2CSTAT      9Dh   I2C Status
SPISTART           SPI Buffer Start Address                                 X       X       X
I2CSTART     9Eh   I2C Start
SPIEND             SPI Buffer End Address                                                                  X
P2           9Fh   Port 2
PWMCON       A0h   PWM Control                                       X
PWMLOW       A1h   PWM Low Byte
TONELOW            Tone Low Byte                         X
PWMHI        A2h   PWM HIgh Byte
TONEHI             Tone Low Byte                    X
AIPOL        A3h   Auxiliary Interrupt Poll
PAI                Pending Auxiliary Interrupt                                                             X
AIE          A4h   Auxiliary Interrupt Enable
AISTAT       A5h   Auxiliary Interrupt Status                                                              X
IE           A6h   Interrupt Enable
             A7h                                    X
             A8h
                                                                            X               X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                            X

                                                                     X

                                                                                    X                 X

                                                                                                      X

                                                                                                      X

                                                                                                      X

                                                                                                      X

                                                         X           X      X       X       X                      X

                                                         X           X      X       X       X                      X

                                                         X           X      X       X       X                      X

                                                         X           X      X       X       X                      X

                                                         X

46
www.ti.com                                                                                 MSC1211, MSC1212
                                                                                           MSC1213, MSC1214

                                                                              SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

            Table 10. Special Function Register Cross Reference (continued)

SFR     ADDRESS FUNCTIONS                     CPU  INTERRUPTS  PORTS  SERIAL  POWER      TIMER  PWM   FLASH      DAC
BPCON                                                                 COMM.      AND  COUNTERS       MEMORY ADC
BPL
BPH                                                                           CLOCKS
P0DDRL
P0DDRH  A9h Breakpoint Control                X                                                 X
P1DDRL
P1DDRH  AAh Breakpoint Low Address            X                                                 X
P3
P2DDRL  ABh Breakpoint High Address           X                                                 X
P2DDRH
P3DDRL  ACh Port 0 Data Direction Low                          X
P3DDRH
DACL    ADh Port 0 Data Direction High                         X
DACH
DACSEL  AEh Port 1 Data Direction Low                          X
DACCON
IP      AFh Port 1 Data Direction High                         X
SCON1
SBUF1   B0h Port 3                                             X
EWU
SYSCLK  B1h Port 2 Data Direction Low                          X
T2CON
RCAP2L  B2h Port 2 Data Direction High                         X
RCAP2H
TL2     B3h Port 3 Data Direction Low                          X
TH2
PSW     B4h Port 3 Data Direction High                         X
OCL
OCM     B5h DAC Low Byte                                                                                         X
OCH
GCL     B6h DAC High Byte                                                                                        X
GCM
GCH     B7h DAC Select                                                                                           X
ADMUX
EICON   B7h DAC Control                                                                                          X
ADRESL
ADRESM  B8h Interrupt Priority                     X
ADRESH
ADCON0  C0h Serial Port 1 Control                                     X               X
ADCON1
ADCON2  C1h Serial Data Buffer 1                                      X
ADCON3
ACC     C6h Enable Wake Up                         X                          X
SSCON
SUMR0   C7h System Clock Divider                                      X       X       X         X    X  X
SUMR1
SUMR2   C8h Timer 2 Control                        X                                  X
SUMR3
        CAh Timer 2 Capture LSB                    X                                  X

        CBh Timer 2 Capture MSB                    X                                  X

        CCh Timer 2 LSB                                                               X

        CDh Timer 2 MSB                                                               X

        D0h Program Status Word               X

        D1h ADC Offset Calibration Low Byte                                                             X

        D2h ADC Offset Calibration Mid Byte                                                             X

        D3h ADC Offset Calibration High Byte                                                            X

        D4h ADC Gain Calibration Low Byte                                                               X

        D5h ADC Gain Calibration Mid Byte                                                               X

        D6h ADC Gain Calibration High Byte                                                              X

        D7h ADC Input Multiplexer                                                                       X

        D8h Enable Interrupt Control               X                  X       X                         X

        D9h ADC Results Low Byte                                                                        X

        DAh ADC Results Middle Byte                                                                     X

        DBh ADC Results High Byte                                                                       X

        DCh ADC Control 0                                                                               X

        DDh ADC Control 1                                                                               X

        DEh ADC Control 2                                                                               X

        DFh ADC Control 3                                                                               X

        E0h Accumulator                       X

        E1h Summation/Shifter Control         X                                                         X

        E2h Summation 0                       X                                                         X

        E3h Summation 1                       X                                                         X

        E4h Summation 2                       X                                                         X

        E5h Summation 3                       X                                                         X

                                                                                                                 47
MSC1211, MSC1212                                                                                                                 www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

                 Table 10. Special Function Register Cross Reference (continued)

SFR     ADDRESS  FUNCTIONS                        CPU  INTERRUPTS  PORTS  SERIAL  POWER      TIMER  PWM   FLASH                  ADC  DAC
ODAC       E6h   Offset DAC                        X          X       X   COMM.      AND  COUNTERS    X  MEMORY                    X   X
LVDCON     E7h   Low Voltage Detect Control        X
EIE        E8h   Extended Interrupt Enable         X          X              X    CLOCKS        X        X
HWPC0      E9h   Hardware Product Code 0           X          X                                          X
HWPC1      EAh   Hardware Product Code 1           X          X                       X
HWVER      EBh   Hardware Version                                                                                    X
FMCON      EEh   Flash Memory Control              X                                  X                              X
FTCON      EFh   Flash Memory Timing Control                                          X
B          F0h   Second Accumulator                                                   X                  X
PDCON      F1h   Power Down Control                                                   X                  X
PASEL      F2h   PSEN/ALE Select                                                                         X
ACLK       F6h   Analog Clock                                                         X
SRST       F7h   System Reset                                                         X
EIP        F8h   Extended Interrupt Priority                                          X
SECINT     F9h   Seconds Timer Interrupt                                              X
MSINT      FAh   Milliseconds Timer Interrupt                                         X
USEC       FBh   One Microsecond TImer                                                X
MSECL      FCh   One Millisecond TImer Low Byte                                       X
MSECH      FDh   One Millisecond Timer High Byte
HMSEC      FEh   One Hundred Millisecond TImer
WDTCON     FFh   Watchdog Timer

HCR0    3Fh Hardware Configuration Reg. 0                                                                                     X
HCR1    3Eh Hardware Configuration Reg. 1                                         X

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Port 0 (P0)

SFR 80h      bit 7   bit 6   bit 5   bit 4   bit 3   bit 2   bit 1   bit 0   Reset Value
             P0.7    P0.6    P0.5    P0.4    P0.3    P0.2    P0.1    P0.0         FFh

P0.7-0       Port 0. This port functions as a multiplexed address/data bus during external memory access, and as a general-
bits 7-0     purpose I/O port when external memory access is not needed. During external memory cycles, this port will contain
             the LSB of the address when ALE is high, and Data when ALE is low. When used as a general-purpose I/O, this port
             drive is selected by P0DDRL and P0DDRH (ACh, ADh). Whether Port 0 is used as general-purpose I/O or for external
             memory access is determined by the Flash Configuration Register (HCR1.1) (See SFR CADDR 93h).

Stack Pointer (SP)

SFR 81h        7       6       5       4       3       2       1       0     Reset Value
             SP.7    SP.6    SP.5    SP.4    SP.3    SP.2    SP.1    SP.0         07h

SP.7-0       Stack Pointer. The stack pointer identifies the location where the stack will begin. The stack pointer is incremented
bits 7-0     before every PUSH or CALL operation and decremented after each POP or RET/RETI. This register defaults to 07h
             after reset.

Data Pointer Low 0 (DPL0)

SFR 82h          7       6       5       4       3       2       1       0   Reset Value
             DPL0.7  DPL0.6  DPL0.5  DPL0.4  DPL0.3  DPL0.2  DPL0.1  DPL0.0       00h

DPL0.7-0 Data Pointer Low 0. This register is the low byte of the standard 8051 16-bit data pointer. DPL0 and DPH0 are used
bits 7-0 to point to non-scratchpad data RAM. The current data pointer is selected by DPS (SFR 86h).

Data Pointer High 0 (DPH0)

SFR 83h          7       6       5       4       3       2       1       0   Reset Value
             DPH0.7  DPH0.6  DPH0.5  DPH0.4  DPH0.3  DPH0.2  DPH0.1  DPH0.0       00h

DPH0.7-0 Data Pointer High 0. This register is the high byte of the standard 8051 16-bit data pointer. DPL0 and DPH0 are used
bits 7-0 to point to non-scratchpad data RAM. The current data pointer is selected by DPS (SFR 86h).

Data Pointer Low 1 (DPL1)

SFR 84h          7       6       5       4       3       2       1       0   Reset Value
             DPL1.7  DPL1.6  DPL1.5  DPL1.4  DPL1.3  DPL1.2  DPL1.1  DPL1.0       00h

DPL1.7-0 Data Pointer Low 1. This register is the low byte of the auxiliary 16-bit data pointer. When the SEL bit (DPS.0) (SFR
bits 7-0 86h) is set, DPL1 and DPH1 are used in place of DPL0 and DPH0 during DPTR operations.

Data Pointer High 1 (DPH1)

SFR 85h          7       6       5       4       3       2       1       0   Reset Value
             DPH1.7  DPH1.6  DPH1.5  DPH1.4  DPH1.3  DPH1.2  DPH1.1  DPH1.0       00h

DPH1.7-0 Data Pointer High. This register is the high byte of the auxiliary 16-bit data pointer. When the SEL bit (DPS.0) (SFR
bits 7-0 86h) is set, DPL1 and DPH1 are used in place of DPL0 and DPH0 during DPTR operations.

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Data Pointer Select (DPS)

             7             6                 5  4  3                         2    1     0     Reset Value

    SFR 86h  0             0                 0  0  0                         0    0     SEL   00h

SEL          Data Pointer Select. This bit selects the active data pointer.

bit 0        0: Instructions that use the DPTR will use DPL0 and DPH0.

             1: Instructions that use the DPTR will use DPL1 and DPH1.

Power Control (PCON)

             7             6                 5  4  3                         2    1     0     Reset Value

    SFR 87h  SMOD          0                 1  1  GF1                       GF0  STOP  IDLE  30h

SMOD         Serial Port 0 Baud Rate Doubler Enable. The serial baud rate doubling function for Serial Port 0.
bit 7        0: Serial Port 0 baud rate will be a standard baud rate.
             1: Serial Port 0 baud rate will be double that defined by baud rate generation equation.
GF1
bit 3        General-Purpose User Flag 1. This is a general-purpose flag for software control.

GF0          General-Purpose User Flag 0. This is a general-purpose flag for software control.
bit 2
             Stop Mode Select. Setting this bit halts the oscillator and blocks external clocks. This bit always reads as a 0.
STOP         All digital pins and DACs keep their respective output values. Internal REF dies. Exit with RESET.
bit 1
             Idle Mode Select. Setting this bit freezes the CPU, Timer 0, 1, and 2, and the USARTs; other peripherals remain
IDLE         active. This bit will always be read as a 0. All digital pins and DACs keep their respective output values. Internal REF
bit 0        remains unchanged. Exit with AI (A6h) and EWU (C6h) interrupts.

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Timer/Counter Control (TCON)

                   7               6       5                4    3    2    1    0    Reset Value

     SFR 88h       TF1  TR1                TF0              TR0  IE1  IT1  IE0  IT0  00h

TF1           Timer 1 Overflow Flag. This bit indicates when Timer 1 overflows its maximum count as defined by the current mode.

bit 7         This bit can be cleared by software and is automatically cleared when the CPU vectors to the Timer 1 interrupt service

              routine.

              0: No Timer 1 overflow has been detected.

              1: Timer 1 has overflowed its maximum count.

TR1           Timer 1 Run Control. This bit enables/disables the operation of Timer 1. Halting this timer preserves the current

bit 6         count in TH1, TL1.

              0: Timer is halted.

              1: Timer is enabled.

TF0           Timer 0 Overflow Flag. This bit indicates when Timer 0 overflows its maximum count as defined by the current mode.

bit 5         This bit can be cleared by software and is automatically cleared when the CPU vectors to the Timer 0 interrupt service

              routine.

              0: No Timer 0 overflow has been detected.

              1: Timer 0 has overflowed its maximum count.

TR0           Timer 0 Run Control. This bit enables/disables the operation of Timer 0. Halting this timer preserves the current

bit 4         count in TH0, TL0.

              0: Timer is halted.

              1: Timer is enabled.

IE1           Interrupt 1 Edge Detect. This bit is set when an edge/level of the type defined by IT1 is detected. If IT1 = 1, this bit

bit 3         will remain set until cleared in software or the start of the External Interrupt 1 service routine. If IT1 = 0, this bit will

              inversely reflect the state of the INT1 pin.

IT1           Interrupt 1 Type Select. This bit selects whether the INT1 pin will detect edge or level triggered interrupts.

bit 2         0: INT1 is level-triggered.

              1: INT1 is edge-triggered.

IE0           Interrupt 0 Edge Detect. This bit is set when an edge/level of the type defined by IT0 is detected. If IT0 = 1, this bit

bit 1         will remain set until cleared in software or the start of the External Interrupt 0 service routine. If IT0 = 0, this bit will

              inversely reflect the state of the INT0 pin.

IT0           Interrupt 0 Type Select. This bit selects whether the INT0 pin will detect edge or level triggered interrupts.

bit 0         0: INT0 is level-triggered.

              1: INT0 is edge-triggered.

                                                                                                                              51
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Timer Mode Control (TMOD)

                   7   6                     5            4               3      2               1        0      Reset Value
                GATE
                              TIMER 1                                                   TIMER 0

    SFR 89h            C/T                   M1           M0              GATE   C/T             M1                             00h
                                                                                                          M0

GATE         Timer 1 Gate Control. This bit enables/disables the ability of Timer 1 to increment.
bit 7        0: Timer 1 will clock when TR1 = 1, regardless of the state of pin INT1.
             1: Timer 1 will clock only when TR1 = 1 and pin INT1 = 1.

C/T          Timer 1 Counter/Timer Select.

bit 6        0: Timer is incremented by internal clocks.

             1: Timer is incremented by pulses on T1 pin when TR1 (TCON.6, SFR 88h) is 1.

M1, M0       Timer 1 Mode Select. These bits select the operating mode of Timer 1.
bits 5-4

             M1 M0 MODE

             0         0 Mode 0: 8-bit counter with 5-bit prescale.

             0         1 Mode 1: 16 bits.

             1         0 Mode 2: 8-bit counter with auto reload.

             1         1 Mode 3: Timer 1 is halted, but holds its count.

GATE         Timer 0 Gate Control. This bit enables/disables the ability of Timer 0 to increment.
bit 3        0: Timer 0 will clock when TR0 = 1, regardless of the state of pin INT0 (software control).
             1: Timer 0 will clock only when TR0 = 1 and pin INT0 = 1 (hardware control).
C/T
bit 2        Timer 0 Counter/Timer Select.
             0: Timer is incremented by internal clocks.
M1, M0       1: Timer is incremented by pulses on pin T0 when TR0 (TCON.4, SFR 88h) is 1.
bits 1-0
             Timer 0 Mode Select. These bits select the operating mode of Timer 0.

             M1 M0 MODE

             0         0 Mode 0: 8-bit counter with 5-bit prescale.

             0         1 Mode 1: 16 bits.

             1         0 Mode 2: 8-bit counter with auto reload.

             1         1 Mode 3: Two 8-bit counters.

Timer 0 LSB (TL0)

    SFR 8Ah        7      6                   5          4                   3      2       1                0   Reset Value
                TL0.7  TL0.6               TL0.5      TL0.4               TL0.3  TL0.2   TL0.1            TL0.0       00h

TL0.7-0      Timer 0 LSB. This register contains the least significant byte of Timer 0.     1
bits 7-0                                                                                 TL1.1

Timer 1 LSB (TL1)

    SFR 8Bh        7      6                   5          4                   3      2                        0   Reset Value
                TL1.7  TL1.6               TL1.5      TL1.4               TL1.3  TL1.2                    TL1.0       00h

TL1.7-0      Timer 1 LSB. This register contains the least significant byte of Timer 1.
bits 7-0

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Timer 0 MSB (TH0)

SFR 8Ch               7       6            5        4                 3             2           1      0   Reset Value
                   TH0.7   TH0.6        TH0.5    TH0.4             TH0.3         TH0.2       TH0.1  TH0.0       00h

TH0.7-0   Timer 0 MSB. This register contains the most significant byte of Timer 0.
bits 7-0

Timer 1 MSB (TH1)

SFR 8Dh               7       6            5        4                 3             2           1      0   Reset Value
                   TH1.7   TH1.6        TH1.5    TH1.4             TH1.3         TH1.2       TH1.1  TH1.0       00h

TH1.7-0   Timer 1 MSB. This register contains the most significant byte of Timer 1.
bits 7-0

Clock Control (CKCON)

                   7            6         5        4                 3             2           1      0    Reset Value
                                        T2M      T1M               T0M           MD2         MD1    MD0         01h
SFR 8Eh            0            0

T2M       Timer 2 Clock Select. This bit controls the division of the system clock that drives Timer 2. This bit has no effect when
bit 5     the timer is in baud rate generator or clock output modes. Clearing this bit to 0 maintains 8051 compatibility. This bit
          has no effect on instruction cycle timing.

          0: Timer 2 uses a divide by 12 of the crystal frequency.

          1: Timer 2 uses a divide by 4 of the crystal frequency.

T1M       Timer 1 Clock Select. This bit controls the division of the system clock that drives Timer 1. Clearing this bit to 0

bit 4     maintains 8051 compatibility. This bit has no effect on instruction cycle timing.

          0: Timer 1 uses a divide by 12 of the crystal frequency.

          1: Timer 1 uses a divide by 4 of the crystal frequency.

T0M       Timer 0 Clock Select. This bit controls the division of the system clock that drives Timer 0. Clearing this bit to 0

bit 3     maintains 8051 compatibility. This bit has no effect on instruction cycle timing.

          0: Timer 0 uses a divide by 12 of the crystal frequency.

          1: Timer 0 uses a divide by 4 of the crystal frequency.

MD2, MD1, MD0      Stretch MOVX Select 2-0. These bits select the time by which external MOVX cycles are to be stretched. This
bits 2-0           allows slower memory or peripherals to be accessed without using ports or manual software intervention. The
                   width of the RD or WR strobe will be stretched by the specified interval, which will be transparent to the software
                   except for the increased time to execute the MOVX instruction. All internal MOVX instructions on devices
                   containing MOVX SRAM are performed at the 2 instruction cycle rate.

                      MD2  MD1     MD0  STRETCH        MOVX DURATION             RD or WR STROBE     RD or WR STROBE
                        0    0       0    VALUE       2 Instruction Cycles       WIDTH (SYS CLKs)   WIDTH (ms) at 12MHz
                        0    0       1           3 Instruction Cycles (default)
                        0    1       0        0       4 Instruction Cycles                   2                 0.167
                        0    1       1        1       5 Instruction Cycles                   4                 0.333
                        1    0       0        2       6 Instruction Cycles                   8                 0.667
                        1    0       1        3       7 Instruction Cycles                   12                1.000
                        1    1       0        4       8 Instruction Cycles                   16                1.333
                        1    1       1        5       9 Instruction Cycles                   20                1.667
                                              6                                              24                2.000
                                              7                                              28                2.333

                                                                                                                         53
MSC1211, MSC1212                                                                                                   www.ti.com
MSC1213, MSC1214

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

Memory Write Select (MWS)

              7            6                 5          4        3        2     1                            0     Reset Value

    SFR 8Fh   0            0                 0          0        0        0     0                            MXWS  00h

MXWS         MOVX Write Select. This allows writing to the internal Flash Program Memory.
bit 0        0: MOVX operations will access Data Memory (default).
             1: MOVX operations will access Program Memory. Write operations can be inhibited by the PML or RSL bits in HCR0.

Port 1 (P1)

    SFR 90h           7              6             5        4          3     2    1                            0   Reset Value
                                                                                                                        FFh
                    P1.7          P1.6           P1.5     P1.4      P1.3  P1.2  P1.1                         P1.0
             INT5/SCK/SCL  INT4/MISO/SDA     INT3/MOSI  INT2/SS     TXD1  RXD1  T2EX                          T2

P1.7-0       General-Purpose I/O Port 1. This register functions as a general-purpose I/O port. In addition, all the pins have an
bits 7-0     alternative function listed below. Each of the functions is controlled by several other SFRs. The associated Port 1
             latch bit must contain a logic `1' before the pin can be used in its alternate function capacity. To use the alternate
             function, set the appropriate mode in P1DDRL (SFR AEh), P1DDRH (SFR AFh).

INT5/SCK/SCL  External Interrupt 5. A falling edge on this pin will cause an external interrupt 5 if enabled.
bit 7
              SPI Clock. The master clock for SPI data transfers.
              Serial Clock. The serial clock for I2C data transfers (MSC1211 and MSC1213 only).

INT4/MISO/SDA External Interrupt 4. A rising edge on this pin will cause an external interrupt 4 if enabled.

bit 6         Master In Slave Out. For SPI data transfers, this pin receives data for the master and transmits data from the slave.

              SDA. For I2C data transfers, this pin is the data line (MSC1211 and MSC1213 only).

NT3/MOSI External Interrupt 3. A falling edge on this pin will cause an external interrupt 3 if enabled.

bit 5        Master Out Slave In. For SPI data transfers, this pin transmits master data and receives slave data.

INT2/SS      External Interrupt 2. A rising edge on this pin will cause an external interrupt 2 if enabled.
bit 4        Slave Select. During SPI operation, this pin provides the select signal for the slave device.

TXD1         Serial Port 1 Transmit. This pin transmits the serial Port 1 data in serial port modes 1, 2, 3, and emits the
bit 3        synchronizing clock in serial port mode 0.

RXD1         Serial Port 1 Receive. This pin receives the serial Port 1 data in serial port modes 1, 2, 3, and is a bidirectional data
bit 2        transfer pin in serial port mode 0.

T2EX         Timer 2 Capture/Reload Trigger. A 1 to 0 transition on this pin will cause the value in the T2 registers to be
bit 1        transferred into the capture registers if enabled by EXEN2 (T2CON.3, SFR C8h). When in auto-reload mode, a 1 to
             0 transition on this pin will reload the Timer 2 registers with the value in RCAP2L and RCAP2H if enabled by EXEN2
             (T2CON.3, SFR C8h).

T2           Timer 2 External Input. A 1 to 0 transition on this pin will cause Timer 2 to increment or decrement depending on

bit 0        the timer configuration.

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       www.ti.com                                                                MSC1211, MSC1212
                                                                                 MSC1213, MSC1214

                                                                    SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

External Interrupt Flag (EXIF)

                   7      6     5           4    3              2                          1      0       Reset Value

SFR 91h            IE5    IE4   IE3         IE2  1              0                          0      0       08h

IE5       External Interrupt 5 Flag. This bit will be set when a falling edge is detected on INT5. This bit must be cleared

bit 7     manually by software. Setting this bit in software will cause an interrupt if enabled.

IE4       External Interrupt 4 Flag. This bit will be set when a rising edge is detected on INT4. This bit must be cleared

bit 6     manually by software. Setting this bit in software will cause an interrupt if enabled.

IE3       External Interrupt 3 Flag. This bit will be set when a falling edge is detected on INT3. This bit must be cleared

bit 5     manually by software. Setting this bit in software will cause an interrupt if enabled.

IE2       External Interrupt 2 Flag. This bit will be set when a rising edge is detected on INT2. This bit must be cleared

bit 4     manually by software. Setting this bit in software will cause an interrupt if enabled.

Memory Page (MPAGE)

                   7      6     5           4    3              2                          1      0       Reset Value

SFR 92h                                                                                                   00h

MPAGE     The 8051 uses Port 2 for the upper 8 bits of the external Data Memory access by MOVX A@Ri and MOVX @Ri, A
bits 7-0  instructions. The MSC1211/12/13/14 uses register MPAGE instead of Port 2. To access external Data Memory using
          the MOVX A@Ri and MOVX @Ri, A instructions, the user should preload the upper byte of the address into MPAGE
          (versus preloading into P2 for the standard 8051).

Configuration Address (CADDR) (write-only)

                   7      6     5           4    3              2                          1      0       Reset Value

SFR 93h                                                                                                   00h

CADDR     Configuration Address. This register supplies the address for reading bytes in the 128 bytes of Flash
bits 7-0  Configuration Memory. It is recommended that faddr_data_read be used when accessing Configuration Memory.

       CAUTION:If this register is written to while executing from Flash Memory, the CDATA register will be incorrect.

Configuration Data (CDATA)

                   7      6     5           4    3              2                          1      0       Reset Value

SFR 94h                                                                                                   00h

CDATA     Configuration Data. This register will contain the data in the 128 bytes of Flash Configuration Memory that
bits 7-0  is located at the last written address in the CADDR register. This is a read-only register.

Memory Control (MCON)

                   7      6     5           4    3              2                          1           0  Reset Value
                                                                                                  RAMMAP       00h
SFR 95h            BPSEL  0     0           --   --             --                         --

BPSEL     Breakpoint Address Selection
bit 7     Write: Select one of two Breakpoint registers: 0 or 1.

            0: Select breakpoint register 0.
            1: Select breakpoint register 1.

          Read: Provides the Breakpoint register that created the last interrupt: 0 or 1.

RAMMAP    Memory Map 1kB extended SRAM.
bit 0     0: Address is: 0000h--03FFh (default) (Data Memory)
          1: Address is 8400h--87FFh (Data and Program Memory)

                                                                                                                             55
MSC1211, MSC1212
MSC1213, MSC1214

                                                                                                                            www.ti.com

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Serial Port 0 Control (SCON0)

    SFR 98h     7           6      5               4         3      2                     1              0                  Reset Value
             SM0_0       SM1_0  SM2_0           REN_0     TB8_0  RB8_0                  TI_0           RI_0                      00h

SM0-2        Serial Port 0 Mode. These bits control the mode of serial Port 0. Modes 1, 2, and 3 have 1 start and 1 stop bit in
bits 7-5     addition to the 8 or 9 data bits.

             MODE SM0 SM1 SM2 FUNCTION                                                  LENGTH PERIOD

             0        0  0      0 Synchronous                                           8 bits   12 pCLK(1)
                                                                                        8 bits   4 pCLK(1)
             0        0  0      1 Synchronous                                           10 bits  Timer 1 or 2 Baud Rate Equation

             1(2)     0  1      0 Asynchronous

             1(2)     0  1      1 Valid Stop Required(3)                                10 bits Timer 1 Baud Rate Equation

             2        1  0      0 Asynchronous                                          11 bits  64 pCLK(1) (SMOD = 0)
                                                                                        11 bits  32 pCLK(1) (SMOD = 1)
             2        1  0      1 Asynchronous with Multiprocessor Communication(4)     11 bits
                                                                                                 64 pCLK(1) (SMOD = 0)
             3(2)     1  1      0 Asynchronous                                                   32 pCLK(1) (SMOD = 1)

                                                                                                 Timer 1 or 2 Baud Rate Equation

             3(2)     1  1      1 Asynchronous with Multiprocessor Communication(4)     11 bits Timer 1 or 2 Baud Rate Equation

             (1) pCLK will be equal to tCLK, except that pCLK will stop for Idle mode.
             (2) For modes 1 and 3, the selection of Timer 1 or 2 for baud rate is specified via the T2CON (C8h) register.
             (3) RI_0 will only be activated when a valid STOP is received.
             (4) RI_0 will not be activated if bit 9 = 0.

REN_0        Receive Enable. This bit enables/disables the serial Port 0 received shift register.
bit 4        0: Serial Port 0 reception disabled.
             1: Serial Port 0 received enabled (modes 1, 2, and 3). Initiate synchronous reception (mode 0).

TB8_0        9th Transmission Bit State. This bit defines the state of the 9th transmission bit in serial Port 0 modes 2 and 3.
bit 3

RB8_0        9th Received Bit State. This bit identifies the state of the 9th reception bit of received data in serial Port 0 modes
bit 2        2 and 3. In serial port mode 1, when SM2_0 = 0, RB8_0 is the state of the stop bit. RB8_0 is not used in mode 0.

TI_0         Transmitter Interrupt Flag. This bit indicates that data in the serial Port 0 buffer has been completely shifted out. In serial
bit 1        port mode 0, TI_0 is set at the end of the 8th data bit. In all other modes, this bit is set at the end of the last data bit.
             This bit must be manually cleared by software.

RI_0         Receiver Interrupt Flag. This bit indicates that a byte of data has been received in the serial Port 0 buffer. In serial
bit 0        port mode 0, RI_0 is set at the end of the 8th bit. In serial port mode 1, RI_0 is set after the last sample of the incoming
             stop bit subject to the state of SM2_0. In modes 2 and 3, RI_0 is set after the last sample of RB8_0. This bit must
             be manually cleared by software.

Serial Data Buffer 0 (SBUF0)

                   7     6                   5  4         3                          2  1              0                    Reset Value

    SFR 99h                                                                                                                 00h

SBUF0        Serial Data Buffer 0. Data for Serial Port 0 is read from or written to this location. The serial transmit and receive
bits 7-0     buffers are separate registers, but both are addressed at this location.

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www.ti.com                                                            MSC1211, MSC1212
                                                                      MSC1213, MSC1214

                                                         SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

SPI Control (SPICON). Any change resets the SPI interface, counters, and pointers.

SFR 9Ah        7     6           5    4               3     2                          1     0  Reset Value
            SCK2  SCK1        SCK0  FIFO          ORDER  MSTR                       CPHA  CPOL       00h

SCK       SCK Selection. Selection of tCLK divider for generation of SCK in Master mode.
bits 7-5

            SCK2  SCK1  SCK0        SCK PERIOD
               0     0     0             tCLK/2
               0     0     1             tCLK/4
               0     1     0             tCLK/8
               0     1     1            tCLK/16
               1     0     0            tCLK/32
               1     0     1            tCLK/64
               1     1     0
               1     1     1            tCLK/128
                                        tCLK/256

FIFO      Enable FIFO in On-Chip Indirect Memory.
bit 4     0: Both transmit and receive are double buffers
          1: Circular FIFO used for transmit and receive bytes
ORDER
bit 3     Set Bit Order for Transmit and Receive.
          0: Most Significant Bits First
MSTR      1: Least Significant Bits First
bit 2
          SPI Master Mode.
CPHA      0: Slave Mode
bit 1     1: Master Mode

CPOL      Serial Clock Phase Control.
bit 0     0: Valid data starting from half SCK period before the first edge of SCK
          1: Valid data starting from the first edge of SCK

          Serial Clock Polarity.
          0: SCK idle at logic low
          1: SCK idle at logic high

                                                                                                57
MSC1211, MSC1212
MSC1213, MSC1214

                                                                               www.ti.com

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I2C Control (I2CCON) (Available only on the MSC1211 and MSC1213)

             7      6                   5        4  3     2          1     0   Reset Value
                                                                  SCLS  FILEN       00h
    SFR 9Ah  START  STOP                ACK      0  FAST  MSTR

START        Start Condition (Master mode).
bit 7
             Read: Current status of start condition or repeated start condition.

             Write: When operating as a master, a start condition is transmitted when the START bit is set to 1. During a data
             transfer, if the START bit is set, a repeated start is transmitted after the current data transfer is complete. If no transfer
             is in progress when the START and STOP bits are set simultaneously, a START will be followed by a STOP.

STOP         Stop Condition (Master mode).
bit 6
             Read: Current status of stop condition.

             Write: Setting STOP to logic 1 causes a stop condition to be transmitted. When a stop condition is received, hardware
             clears STOP to logic 0. If both START and STOP are set during a transfer, a stop condition is transmitted followed
             by a start condition.

ACK          Acknowledge. Defines the ACK/NACK generation from the master/slave receiver during the acknowledge cycle.
bit 5        0: A NACK (high level on SDA) is returned during the acknowledge cycle.
             1: An ACK (low level on SDA) is returned during the acknowledge cycle.
             In slave transmit mode, 0 = Current byte is last byte, 1 = More to follow.

0            Always set this value to zero.

bit 4

FAST         Fast Mode Enable.
bit 3        0: Standard Mode (100kHz)
             1: Fast Mode (400kHz)

MSTR         SPI Master Mode.
bit 2        0: Slave Mode
             1: Master Mode

SCLS         Clock Stretch.
bit 1        0: No effect
             1: Release the clock line. For the slave mode, the clock is stretched for each data transfer. This bit releases the clock.

FILEN        Filter Enable. 50ns glitch filter.
bit 0        0: Filter disabled
             1: Filter enabled

SPI Data (SPIDATA) / I2C Data (I2CDATA)

             7      6                   5        4  3     2       1     0      Reset Value

    SFR 9Bh                                                                    00h

SPIDATA      SPI Data. Data for SPI is read from or written to this location. The SPI transmit and receive buffers are
bits 7-0     separate registers, but both are addressed at this location. Read to clear the receive interrupt and write to clear the
             transmit interrupt.

I2CDATA      I2C Data . (MSC1211 and MSC1213 only.) Data for I2C is read from or written to this location. The I2C transmit and
bits 7-0     receive buffers are separate registers, but both are addressed at this location. Writing to this register
             starts transmission. In Master mode, reading this register starts a Master read cycle.

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www.ti.com                                                                                MSC1211, MSC1212
                                                                                          MSC1213, MSC1214

                                                                             SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

SPI Receive Control (SPIRCON)

SFR 9Ch           7       6            5           4                   3       2        1       0           Reset Value
                     RXCNT6       RXCNT5      RXCNT4              RXCNT3                                         00h
            RXCNT7                                                        RXCNT2   RXCNT1  RXCNT0
            RXFLUSH                                                       RXIRQ2   RXIRQ1  RXIRQ0

RXCNT     Receive Counter. Read-only bits which read the number of bytes in the receive buffer (0 to 128).
bits 7-0

RXFLUSH   Flush Receive FIFO. Write-only.
bit 7     0: No Action
          1: SPI Receive Buffer Set to Empty

RXIRQ     Read IRQ Level. Write-only.
bits 2-0
              000 Generate IRQ when Receive Count = 1 or more.
              001 Generate IRQ when Receive Count = 2 or more.
              010 Generate IRQ when Receive Count = 4 or more.
              011 Generate IRQ when Receive Count = 8 or more.
              100 Generate IRQ when Receive Count = 16 or more.
              101 Generate IRQ when Receive Count = 32 or more.
              110 Generate IRQ when Receive Count = 64 or more.
              111 Generate IRQ when Receive Count = 128 or more.

I2C GM (I2CGM) (Available only on the MSC1211 and MSC1213)

            7        6         5              4                   3       2        1       0                Reset Value

SFR 9Ch     GCMEN                                                                                           00h

GCMEN     General Call/Multiple Master Enable. Write-only.
bit 7     Slave mode: 0 = General call ignored, 1 = General call will be detected
          Master mode: 0 = Single master, 1 = Multiple master mode

                                                                                                                 59
MSC1211, MSC1212
MSC1213, MSC1214

                                                                                                                 www.ti.com

SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

SPI Transmit Control (SPITCON)

    SFR 9Dh        7              6              5             4              3      2       1       0           Reset Value
                              TXCNT6                                                                                  00h
              TXCNT7                         TXCNT5       TXCNT4         TXCNT3  TXCNT2  TXCNT1  TXCNT0
             TXFLUSH                         CLK_EN       DRV_DLY        DRV_EN  TXIRQ2  TXIRQ1  TXIRQ0

TXCNT        Transmit Counter. Read-only bits which read the number of bytes in the transmit buffer (0 to 128).
bits 7-0

TXFLUSH Flush Transmit FIFO. This bit is write-only. When set, the SPI transmit pointer is set equal to the FIFO Output pointer.

bit 7        This bit is 0 for a read operation.

CLK_EN       SCLK Driver Enable.
bit 5        0: Disable SCLK Driver (Master Mode)
             1: Enable SCLK Driver (Master Mode)

DRV_DLY      Drive Delay (refer to DRV_EN bit).
bit 4        0: Drive Output Immediately
             1: Drive Output After Current Byte Transfer

DRV_EN       Drive Enable.
bit 3

             DRV_DLY  DRV_EN  MOSI or MISO OUTPUT CONTROL

                  0        0  Tristate immediately.
                  0        1  Drive immediately.
                  1        0  Tristate after the current byte transfer.
                  1        1  Drive after the current byte transfer.

TXIRQ        Transmit IRQ Level. Write-only bits.
bits 2-0
                 000 Generate IRQ when Transmit Count = 1 or less.
                 001 Generate IRQ when Transmit Count = 2 or less.
                 010 Generate IRQ when Transmit Count = 4 or less.
                 011 Generate IRQ when Transmit Count = 8 or less.
                 100 Generate IRQ when Transmit Count = 16 or less.
                 101 Generate IRQ when Transmit Count = 32 or less.
                 110 Generate IRQ when Transmit Count = 64 or less.
                 111 Generate IRQ when Transmit Count = 128 or less.

60
                                                                                                         MSC1211, MSC1212
                                                                                                         MSC1213, MSC1214

       www.ti.com

                                                                            SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

I2C Status (I2CSTAT) (Available only on the MSC1211 and MSC1213)

SFR 9Dh         7                      6          5          4          3          2                            1          0   Reset Value
                                                                                                                                    00h
            STAT7                  STAT6      STAT5      STAT4      STAT3          0                            0          0
         SCKD7/SAE              SCKD6/SA6  SCKD5/SA5  SCKD4/SA4  SCKD3/SA3  SCKD2/SA2                    SCKD1/SA1  SCKD0/SA0

STAT7-3  Status Code. Read-only. Reading this register clears the status interrupt.
bit 7-3

                   STATUS CODE  STATUS OF THE HARDWARE                                                   MODE

                          0x08  START condition transmitted.                                             Master
                          0x10  Repeated START condition transmitted.                                    Master
                          0x18  Slave address + W transmitted and ACK received.                          Master
                          0x20  Slave address + W transmitted and NACK received.                         Master
                          0x28  Data byte transmitted and ACK received.                                  Master
                          0x30  Data byte transmitted and NACK received.                                 Master
                          0x38  Arbitration lost.                                                        Master
                          0x40  Slave address + R transmitted and ACK received.                          Master
                          0x48  Slave address + R transmitted and NACK received.                         Master
                          0x50  Data byte received and ACK transmitted.                                  Master
                          0x58  Data byte received and NACK transmitted.                                 Master
                          0x60  I2Cs slave address + W received and ACK transmitted.                     Slave
                          0x70  General call received and ACK transmitted.                               Slave
                          0x80  Previously addressed as slave, data byte received and ACK transmitted.   Slave
                          0x88  Previously addressed as slave, data byte received and NACK transmitted.  Slave
                          0x90  Previously addressed with GC, data byte received and ACK transmitted.    Slave
                          0x98  Previously addressed with GC, data byte received and NACK transmitted.   Slave
                          0xA0  A STOP or repeated START received when addressed as slave or GC.         Slave
                          0xA8  I2Cs slave address + R received and ACK transmitted.                     Slave
                          0xB8  Previously addressed as slave, data byte transmitted and ACK received.   Slave
                          0xC0  Previously addressed as slave, data byte transmitted and NACK received.  Slave
                          0xC8  Previously addressed as slave, last data byte transmitted.               Slave

SCKD7-0 Serial Clock Divisor. Write-only, master mode.

bit 7-0  The frequency of the SCL line is set equal to Sysclk/[2 ? (SCKD + 1)]. The minimum value for SCKD is 3.

SAE      Slave Address Enable. Write-only, slave mode.
bit 7    In slave mode, if this is set, address recognition is enabled.

SA6-0    Slave Address. Write-only, slave mode.
bit 6-0  The address of this device is used in slave mode for address recognition.

                                                                                                                               61
MSC1211, MSC1212
MSC1213, MSC1214

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SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

I2C Start (I2CSTART) (Available only on the MSC1211 and MSC1213)

             7    6              5   4  3  2                      1  0  Reset Value

    SFR 9Eh                                                             80h

I2CSTART I2C Start. Write-only. When any value is written to this register, the I2C system is reset; that is, the counters
bits 7-0 and state machines will go back to the initial state. So, in multi-master mode when arbitration is lost, then the I2C

                  should be reset so that the counters and finite state machines (FSMs) are brought back to the idle state.

SPI Buffer Start Address (SPISTART)

             7    6              5   4  3  2                      1  0  Reset Value

    SFR 9Eh  1                                                          80h

SPISTART SPI FIFO Start Address. Write-only. This specifies the start address of the SPI data buffer. This is a circular FIFO
bits 6-0 that is located in the 128 bytes of indirect RAM. The FIFO starts at this address and ends at the address specified

                  in SPIEND. Must be less than SPIEND. Writing clears SPI transmit and receive counters.

SPITP        SPI Transmit Pointer. Read-only. This is the FIFO address for SPI transmissions. This is where the next byte will
bits 6-0     be written into the byte will be written into the SPI FIFO buffer. This pointer increments after each write to the SPI Data
             register unless that would make it equal to the SPI Receive pointer.

SPI Buffer End Address (SPIEND)

             7    6              5   4  3  2                      1  0  Reset Value

    SFR 9Fh  1                                                          80h

SPIEND       SPI FIFO End Address. Write-only. This specifies the end address of the SPI data FIFO. This is a circular buffer that
bits 6-0     is located in the 128 bytes of indirect RAM. The buffer starts at SPISTART and ends at this address.

SPIRP        SPI Receive Pointer. Read-only. This is the FIFO address for SPI received bytes. This is the location of the next byte
bits 6-0     to be read from the SPI FIFO. This increments with each read from the SPI Data register until the RxCNT is zero.

Port 2 (P2)

             7    6              5   4  3  2                      1  0  Reset Value

    SFR A0h                                                             FFh

P2           Port 2. This port functions as an address bus during external memory access, and as a general-purpose I/O port.
bits 7-0
             During external memory cycles, this port will contain the MSB of the address. Whether Port 2 is used as
             general-purpose I/O or for external memory access is determined by the Flash Configuration Register (HCR1.0).

62
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                                                                                        MSC1213, MSC1214

                                                                           SBAS323G - JUNE 2004 - REVISED OCTOBER 2007

PWM Control (PWMCON)

               7       6               5         4                3             2        1        0        Reset Value
                                    PPOL    PWMSEL            SPDSEL       TPCNTL2  TPCNTL1  TPCNTL0            00h
SFR A1h        --      --

PPOL      Period Polarity. Specifies the starting level of the PWM pulse.
bit 5     0: ON Period. PWM Duty register programs the ON period.
          1: OFF Period. PWM Duty register programs the OFF period.

PWMSEL    PWM Register Select. Select which 16-bit register is accessed by PWMLOW/PWMHI.
bit 4     0: Period (must be 0 for TONE mode)
          1: Duty

SPDSEL    Speed Select.
bit 3     0: 1MHz (the USEC Clock)
          1: SYSCLK

TPCNTL    Tone Generator/Pulse Width Modulation Control.
bits 2-0

          TPCNTL2 TPCNTL1 TPCNTL0 MODE

            0       0          0    Disable (default)

            0       0          1    PWM

            0       1          1    TONE--Square

            1       1          1    TONE--Staircase

Tone Low (TONELOW) /PWM Low (PWMLOW)

SFR A2h        7          6            5                  4      3            2        1        0          Reset Value
                                                                                                                00h
            PWM7       PWM6         PWM5               PWM4   PWM3         PWM2     PWM1     PWM0
            TDIV7      TDIV6        TDIV5              TDIV4  TDIV3        TDIV2    TDIV1    TDIV0

PWMLOW Pulse Width Modulator Low Bits. These 8 bits are the least significant 8 bits of the PWM register.
bits 7-0

TDIV7-0   Tone Divisor. The low order bits that define the half-time period. For staircase mode the output is high impedance
bits 7-0  for the last 1/4 of this period.

Tone High (TONEHI)/PWM High (PWMHI)

SFR A3h         7          6            5             4           3            2       1        0          Reset Value
                                                                                                                00h
            PWM15      PWM14        PWM13         PWM12       PWM11        PWM10    PWM9     PWM8
            TDIV15     TDIV14       TDIV13        TDIV12      TDIV11       TDIV10   TDIV9    TDIV8

PWMHI     Pulse Width Modulator High Bits. These 8 bits are the high order bits of the PWM register.
bits 7-0

TDIV15-8 Tone Divisor. The high order bits that define the half time period. For staircase mode the output is high impedance
bits 7-0 for the last 1/4 of this period.

                                                                                                           63
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MSC1213, MSC1214

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Auxiliary Interrupt Poll (AIPOL)

                    7             6          5     4        3      2                    1         0     Reset Value

       RD  SFR A4h  ESEC  ESUM               EADC  EMSEC    ESPIT  ESPIR/EI2C     EALV       EDLVB      00h

       WR                                                                                    RDSEL      00h

Auxiliary interrupts are enabled by EICON.4 (SFR D8h); other interrupts are enabled by the IE and EIE registers.

ESEC       Enable Seconds Timer Interrupt (lowest priority auxiliary interrupt). Read-only.
bit 7      AIPOL.RDSEL = 1: Read: Current value of Seconds Timer Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of ESEC bit.

ESUM       Enable Summation Interrupt. Read-only.
bit 6      AIPOL.RDSEL = 1: Read: Current value of Summation Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of ESUM bit.

EADC       Enable ADC Interrupt. Read-only.
bit 5      AIPOL.RDSEL = 1: Read: Current value of ADC Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of EADC bit.

EMSEC      Enable Millisecond System Timer Interrupt. Read-only.
bit 4      AIPOL.RDSEL = 1: Read: Current value of Millisecond System Timer Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of EMSEC bit.

ESPIT      Enable SPI Transmit Interrupt. Read-only.
bit 3      AIPOL.RDSEL = 1: Read: Current value of Enable SPI Transmit Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of ESPIT bit.

ESPIR/EI2C Enable SPI Receive Interrupt. Enable I2C Status Interrupt (I2C available only on the MSC1213). Read-only.

bit 2      AIPOL.RDSEL = 1: Read: Current value of Enable SPI Receive Interrupt or I2C Status Interrupt before masking.

           AIPOL.RDSEL = 0: Read: Value of ESPIR/EI2C bit.

EALV       Enable Analog Low Voltage Interrupt. Read-only.
bit 1      AIPOL.RDSEL = 1: Read: Current value of Enable Analog Low Voltage Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of EALV bit.

EDLVB      Enable Digital Low Voltage or Breakpoint Interrupt (highest priority auxiliary interrupt). Read-only.
bit 0      AIPOL.RDSEL = 1: Read: Current value of Enable Digital Low Voltage or Breakpoint Interrupt before masking.
           AIPOL.RDSEL = 0: Read: Value of EDLVB bit.

RDSEL      Read Select. Write-only.
bit 0      AIPOL.RDSEL = 1: Read state for AIE and AIPOL registers. Reading AIPOL register gives current value of

                                      Auxiliary interrupts before masking. Reading AIE register gives value of AIE register contents.

           AIPOL.RDSEL = 0: Read state for AIE and AIPOL registers. Reading AIPOL register gives value of AIE register
                                      contents. Reading AIE register gives current value of Auxiliary interrupts before masking.

64
www.ti.com                                                        MSC1211, MSC1212
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Pending Auxiliary Interrupt (PAI)

            7           6          5     4  3     2                                    1     0                Reset Value

SFR A5h     0           0          0     0  PAI3  PAI2                                 PAI1  PAI0             00h

PAI3-0    Pending Auxiliary Interrupt. The results of this register can be used as an index to vector to the
bits 3-0  appropriate interrupt routine. All of these interrupts vector through address 0033h.

            PAI3  PAI2     PAI1    PAI0  AUXILIARY INTERRUPT STATUS

              0     0        0       0   No Pending Auxiliary IRQ
              0     0        0       1   Digital Low Voltage IRQ Pending
              0     0        1       0   Analog Low Voltage IRQ Pending
              0     0        1       1   SPI Receive IRQ Pending. I2C Status Pending.
              0     1        0       0   SPI Transmit IRQ Pending.
              0     1        0       1   One Millisecond System Timer IRQ Pending.
              0     1        1       0   Analog-to-Digital Conversion IRQ Pending.
              0     1        1       1   Accumulator IRQ Pending.
              1     0        0       0   One Second System Timer IRQ Pending.

                                                                                                                   65
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Auxiliary Interrupt Enable (AIE)

    SFR A6h     7     6                         5      4     3                        2      1       0      Reset Value
             ESEC  ESUM                      EADC  EMSEC  ESPIT                ESPIR/EI2C  EALV   EDLVB          00h

Auxiliary interrupts are enabled by EICON.4 (SFR D8h); other interrupts are enabled by the IE and EIE registers.

ESEC         Enable Seconds Timer Interrupt (lowest priority auxiliary interrupt).
bit 7        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of Seconds Timer Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of ESEC bit.

ESUM         Enable Summation Interrupt.
bit 6        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of Summation Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of ESUM bit.

EADC         Enable ADC Interrupt.
bit 5        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of ADC Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of EADC bit.

EMSEC        Enable Millisecond System Timer Interrupt.
bit 4        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of Millisecond System Timer Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of EMSEC bit.

ESPIT        Enable SPI Transmit Interrupt.
bit 3        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of SPI Transmit Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of ESPIT bit.

ESPIR/EI2C Enable SPI Receive Interrupt. Enable I2C Status Interrupt. (I2C available only on the MSC1213.)

bit 2        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.

             Read: When AIPOL.RDSEL = 0: Current value of SPI Receive Interrupt or I2C Status Interrupt before masking.

             When AIPOL.RDSEL = 1: Value of ESPIR/EI2C bit.

EALV         Enable Analog Low Voltage Interrupt.
bit 1        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of Analog Low Voltage Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of EALV bit.

EDLVB        Enable Digital Low Voltage or Breakpoint Interrupt (highest priority auxiliary interrupt).
bit 0        Write: Set mask bit for this interrupt; 0 = masked, 1 = enabled.
             Read: When AIPOL.RDSEL = 0: Current value of Digital Low Voltage or Breakpoint Interrupt before masking.

                       When AIPOL.RDSEL = 1: Value of EDLVB bit.

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Auxiliary Interrupt Status (AISTAT)

SFR A7h              7    6            5                   4      3         2       1              0      Reset Value
                   SEC  SUM          ADC                MSEC    SPIT  SPIR/I2CSI  ALVD          DLVD           00h

SEC      Second System Timer Interrupt Status Flag (lowest priority AI).
bit 7    0: SEC interrupt inactive or masked.
         1: SEC Interrupt active.

SUM      Summation Register Interrupt Status Flag.
bit 6    0: SUM interrupt inactive or masked (if active, it is set inactive by reading the lowest byte of the Summation register).
         1: SUM interrupt active.

ADC      ADC Interrupt Status Flag.
bit 5    0: ADC interrupt inactive or masked (If active, it is set inactive by reading the lowest byte of the Data Output Register).
         1: ADC interrupt active (If active no new data will be written to the Data Output Register).

MSEC     Millisecond System Timer Interrupt Status Flag.
bit 4    0: MSEC interrupt inactive or masked.
         1: MSEC interrupt active.

SPIT     SPI Transmit Interrupt Status Flag.
bit 3    0: SPI transmit interrupt inactive or masked.
         1: SPI transmit interrupt active.

SPIR/I2CSI SPI Receive Interrupt Status Flag. I2C Status Interrupt. (I2C available only on the MSC1213.)

bit 2    0: SPI receive or I2CSI interrupt inactive or masked.

         1: SPI receive or I2CSI interrupt active.

ALVD     Analog Low Voltage Detect Interrupt Status Flag.
bit 1    0: ALVD interrupt inactive or masked.
         1: ALVD interrupt active.

DLVD     Digital Low Voltage Detect or Breakpoint Interrupt Status Flag (highest priority AI).
bit 0    0: DLVD interrupt inactive or masked.
         1: DLVD interrupt active.

                                                                                                          67
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Interrupt Enable (IE)

             7         6                         5     4              3    2                      1         0         Reset Value

    SFR A8h  EA        ES1                       ET2   ES0            ET1  EX1                  ET0         EX0       00h

EA           Global Interrupt Enable. This bit controls the global masking of all interrupts except those in AIE (SFR A6h).

bit 7        0: Disable interrupt sources. This bit overrides individual interrupt mask settings for this register.

             1: Enable all individual interrupt masks. Individual interrupts in this register will occur if enabled.

ES1          Enable Serial Port 1 Interrupt. This bit controls the masking of the serial Port 1 interrupt.

bit 6        0: Disable all serial Port 1 interrupts.

             1: Enable interrupt requests generated by the RI_1 (SCON1.0, SFR C0h) or TI_1 (SCON1.1, SFR C0h) flags.

ET2          Enable Timer 2 Interrupt. This bit controls the masking of the Timer 2 interrupt.

bit 5        0: Disable all Timer 2 interrupts.

             1: Enable interrupt requests generated by the TF2 flag (T2CON.7, SFR C8h).

ES0          Enable Serial port 0 interrupt. This bit controls the masking of the serial Port 0 interrupt.

bit 4        0: Disable all serial Port 0 interrupts.

             1: Enable interrupt requests generated by the RI_0 (SCON0.0, SFR 98h) or TI_0 (SCON0.1, SFR 98h) flags.

ET1          Enable Timer 1 Interrupt. This bit controls the masking of the Timer 1 interrupt.

bit 3        0: Disable Timer 1 interrupt.

             1: Enable interrupt requests generated by the TF1 flag (TCON.7, SFR 88h).

EX1          Enable External Interrupt 1. This bit controls the masking of external interrupt 1.

bit 2        0: Disable external interrupt 1.

             1: Enable interrupt requests generated by the INT1 pin.

ET0          Enable Timer 0 Interrupt. This bit controls the masking of the Timer 0 interrupt.

bit 1        0: Disable all Timer 0 interrupts.

             1: Enable interrupt requests generated by the TF0 flag (TCON.5, SFR 88h).

EX0          Enable External Interrupt 0. This bit controls the masking of external interrupt 0.

bit 0        0: Disable external interrupt 0.

             1: Enable interrupt requests generated by the INT0 pin.

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Breakpoint Control (BPCON)

                   7            6  5      4      3      2                                1        0      Reset Value

SFR A9h            BP           0  0      0      0      0                             PMSEL       EBP                  00h

Writing to this register sets the breakpoint condition specified by MCON, BPL, and BPH.

BP        Breakpoint Interrupt. This bit indicates that a break condition has been recognized by a hardware breakpoint register(s).

bit 7     Read: Status of Breakpoint Interrupt. Will indicate a breakpoint match for any of the breakpoint registers.

          Write: 0: No effect.

                       1: Clear Breakpoint 1 for breakpoint register selected by MCON (SFR 95h).

PMSEL     Program Memory Select. Write this bit to select memory for address breakpoints of register selected in
bit 1     MCON (SFR 95h).
          0: Break on address in Data Memory.
          1: Break on address in Program Memory.

EBP       Enable Breakpoint. This bit enables this breakpoint register. Address of breakpoint register selected by
bit 0     MCON (SFR 95h).
          0: Breakpoint disabled.
          1: Breakpoint enabled.

Breakpoint Low (BPL) Address for BP Register Selected in MCON (95h)

SFR AAh         &nb